CN109697950B - 一种显示装置及其显示驱动芯片 - Google Patents

Abstract

本发明技术方案公开了一种显示装置及其显示驱动芯片，与传统显示驱动芯片在工作工程中连续的输出周期性的时钟信号的技术方案不同，本发明技术方案所述显示驱动芯片中，所述信号接收模块可以基于所述数字视频信号同步输出时钟信号，在所述数字化视频数据具有关闭时间段时，同步关闭该关闭时间段内的所述时钟信号，这样实现了时钟信号和数字化视频数据的同时不连续输出，克服了数据速率不匹配问题，提高了图像显示质量。

Description

一种显示装置及其显示驱动芯片

技术领域

本发明涉及显示设备技术领域，更具体的说，涉及一种显示装置及其显示驱动芯片。

背景技术

随着科学技术的不断发展，越来越多的具有图像显示功能的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。

电子设备实现显示功能的主要部件是显示装置，显示装置需要通过显示驱动芯片驱动像素单元进行图像显示。现有的显示驱动芯片进行显示驱动时，存在数据速率不匹配问题，影响图像显示质量。

发明内容

有鉴于此，本发明技术方案提供了一种显示装置及其显示驱动芯片，克服了数据速率不匹配的问题，提高了图像显示质量。

为了实现上述目的，本发明提供如下技术方案：

一种显示驱动芯片，所述显示驱动芯片包括：

信号接收模块，所述信号接收模块用于基于外部输入的差分信号，进行时钟信号和数字化视频数据的恢复，输出时钟信号以及数字化视频数据，在所述数字化视频数据具有关闭时间段时，同步关闭该关闭时间段内的所述时钟信号；

数模驱动器，所述数模驱动器用于基于所述信号接收模块输出的时钟信号以及数字化视频数据，为像素单元提供模拟数据信号，驱动像素单元进行图像显示。

优选的，在上述显示驱动芯片中，所述信号接收模块包括：

数据时钟恢复电路，所述数据时钟恢复电路用于输出所述时钟信号以及所述数字化视频数据；

数据缓存电路，所述数据缓存电路用于获取所述数据时钟恢复电路输出的时钟信号以及数字化视频数据，将所述数字化视频数据发送给所述数模驱动器，还用于基于所述数字化视频数据的输出状态控制时钟控制电路输出状态，在所述数字化视频数据具有关闭时间段时，控制所述时钟控制电路在该关闭时间段同步关闭所述时钟信号，所述时钟控制电路输出的时钟信号发送给所述数模驱动器。

优选的，在上述显示驱动芯片中，所述数模驱动器包括：数字模块以及模拟模块；

所述数字模块用于基于所述信号接收模块输出的时钟信号，进行扫描操作，并基于扫描操作对所述信号接收模块输出的数字化视频数据进行采样寄存，并对采样寄存的数字化视频数据进行保持寄存；

所述模拟模块用于获取所述数字模块保持寄存的数字化视频数据，对获取的所述数字化视频数据进行电平移位，将电平移位后的数字化视频数据进行数模转换，形成模拟数据信号，对所述模拟数据信号进行缓冲后，发送给对应像素单元，驱动像素单元进行图像显示。

优选的，在上述显示驱动芯片中，所述数字模块包括：

移位寄存器组，具有多个级联的移位寄存器，第一级移位寄存器用于获取所述信号接收模块输出的所述时钟信号；

采样寄存器组，具有多个级联的采样寄存器，所述采样寄存器与所述移位寄存器一一对应连接，第一级采样寄存器用于获取所述信号接收模块输出的所述数字化视频数据；

保持寄存器组，具有多个保持寄存器，所述保持寄存器与所述采样寄存器一一对应连接。

优选的，在上述显示驱动芯片中，第一级采样寄存器通过数据接收器与所述信号接收模块连接。

优选的，在上述显示驱动芯片中，所述移位寄存器为双向移位寄存器。

优选的，在上述显示驱动芯片中，所述模拟模块包括：

电平移位器组，具有多个电平移位器，所述电平移位器与所述保持寄存器一一对应连接；

数模转换器，所述数模转换器与所述电平移位器均连接，基于极性信号进行数模转换；

缓冲器组，具有多个缓冲器，所述缓冲器用于获取所述数模转换器对应显示通道输出的数模转换后的模拟数据信号，以驱动对应连接的像素单元进行图像显示。

本发明还提供了一种显示装置，所述显示装置包括：

多个阵列排布的像素单元；

显示驱动芯片，所述显示驱动芯片用于驱动所述像素单元进行图像显示；

其中，所述显示驱动芯片为如权利要求1-7任一项所述的显示驱动芯片。

优选的，在上述显示装置中，所述显示驱动芯片包括多个缓冲器，所述缓冲器用于输出所述模拟数据信号；

所述像素单元通过数据线与所述缓冲器连接，同一列所述像素单元通过同一所述数据线与同一所述缓冲器连接，不同列的所述像素单元通过不同的所述数据线与不同的所述缓冲器连接。

优选的，在上述显示装置中，所述显示装置为液晶显示器。

通过上述描述可知，本发明技术方案提供的显示装置及其显示驱动芯片至少具有如下有益效果：

与传统显示驱动芯片在工作工程中连续的输出周期性的时钟信号的技术方案不同，本发明技术方案所述显示驱动芯片中，所述信号接收模块可以基于所述数字视频信号同步输出时钟信号，在所述数字化视频数据具有关闭时间段时，同步关闭该关闭时间段内的所述时钟信号，这样实现了时钟信号和数字化视频数据的同时不连续输出，克服了数据速率不匹配问题，提高了图像显示质量。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为显示驱动芯片进行显示驱动的时序图；

图2是一种显示驱动芯片的结构示意图；

图3为图2所示显示驱动芯片进行显示驱动的时序图；

图4为本发明实施例提供的一种显示驱动芯片的结构示意图；

图5为本发明实施例提供的另一种显示驱动芯片的结构示意图；

图6为本发明实施例所述显示驱动芯片进行显示驱动的时序图；

图7为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

如图1所示，图1为显示驱动芯片进行显示驱动的时序图，显示驱动芯片进行显示驱动时，需要连续输入足量(一行)显示通道的数据，然后再控制像素单元进行显示，这对显示驱动芯片的前端数字模块的电路构架有约束，需要采用特定电路结构的前端数字模块实现上述显示驱动过程。图1中，T_DA_L[7:0]、T_DB_L[7:0]、T_DC_L[7:0]以及T_DD_L[7:0]是要显示的数字化视频数据，DPOLINV是数据反转信号(图1中该数据反转信号为0)，T_CLK_L是控制采样当前一行像素单元需要显示数字化视频数据的时钟信号，T_STH_L是该行像素单元的扫描信号。

参考图2，图2是一种显示驱动芯片的结构示意图，所述显示驱动芯片包括：数字模块和模拟模块。

数字模块包括：移位寄存器组、采样寄存器组以及保持寄存器组。移位寄存器组包括多个级联的移位寄存器，采样寄存器组包括多个级联的采样寄存器，保持寄存器组包括多个保持寄存器。

移位寄存器、采样寄存器以及保持寄存器的个数相同，且一一对应。如可设定移位寄存器、采样寄存器以及保持寄存器的个数均为n，n为大于0的正整数，形成n个显示通道。n个显示通道分别输出一数据信号，该n个数据信号依次为数据信号Out1-数据信号Outn。

对同一行像素单元进行显示驱动时，每个显示通道传输数据到该行像素单元对应的一个像素单元。第一级移位寄存器输入水平方向的时钟信号CLK以及水平方向的扫描同步信号DIO1来控制各级移位寄存器的扫描操作，逐一开启采样寄存器，将当前一行像素单元要显示的数字化视频数据依次存储到各级采样寄存器当中。第一级采样寄存器通过数据接收器输入数字化视频数据Data，依据扫描操作将数字化视频数据Data依次存储到各级采样寄存器当中。其中，移位寄存器为双向移位寄存器，也可以在最后一级移位寄存器输入水平方向的扫描同步信号DIO2进行反向扫描操作。

闩锁信号是将数字化视频数据Data存储到对应保持寄存器中的使能信号。保持寄存器组输入闩锁信号时，依据控制时序将数字化视频数据Data存储相应保持寄存器中。

模拟模块包括：电平移位器组、数模转换器以及缓冲器组，电平移位器组包括多个电平移位器，缓冲器组包括多个缓冲器。电平移位器以及缓冲器的个数相同，且二者的个数均等于显示通道的数量。

对于任一显示通道，该显示通道中的电平移位器从对应连接的保持寄存器中获取数字化视频数据Data发送给数模转换器，数模转换器基于极性信号以及伽马参考电压进行数模转换，输出一路数据信号，通过对应缓冲器将路数据信号发送给以像素单元，驱动该像素单元进行图像显示。

在图2所示显示驱动芯片中，检测到有数据输入时，启动数据传输，其显示驱动时序如图3所示，图3为图2所示显示驱动芯片进行显示驱动的时序图，基于扫描信号STH扫描一行像素单元时，时钟信号CLK是连续的，这样在一组数字化视频数据Data中具有无输出的关闭时间段时，由于时钟信号CLK是连续的，在对应该关闭时间段内(如图3中圆形区域所示)的时钟信号CLK会导致采样寄存器组采集到错误的数据，进而导致图像显示错误。为了避免该问题，常规选择是在显示驱动芯片内对应各个显示通道增加内部数据缓存电路，但是这样会导致显示驱动芯片的面积较大。

为了解决上述问题，本发明实施例提供了一种显示驱动芯片，该显示驱动芯片可以对输出到驱动显示的数据进行时钟控制，从而达到时钟信号CLK与数字化视频数据Data间速率的匹配，减小内部数据缓存电路的面积，进而减小显示驱动芯片的面积。

基于上述描述，本发明实施例提供了一种显示驱动芯片，如图4所示，图4为本发明实施例提供的一种显示驱动芯片的结构示意图，该显示驱动芯片包括：信号接收模块11，所述信号接收模块11用于基于外部输入的差分信号，进行时钟信号和数字化视频数据的恢复，输出时钟信号CLK以及数字化视频数据Data，在所述数字化视频数据Data具有关闭时间段时，同步关闭该关闭时间段内的所述时钟信号CLK，使得时钟信号CLK以及数字化视频数据Data同时输出或同时关闭；数模驱动器12，所述数模驱动器12用于基于所述信号接收模块11输出的时钟信号CLK以及数字化视频数据Data，为像素单元提供模拟数据信号，驱动像素单元进行图像显示。该关闭时间段是指数字化视频数据Data至少一个周期持续无输出的时间段。其中，差分信号包括耦合在一起的时钟信号和数字化视频数据，所述信号接收模块11进行时钟信号和数字化视频数据的恢复是指通过数据处理将时钟信号和数字化视频数据分为两路分别输出。

所述信号接收模块11的结构如图5所示，图5为本发明实施例提供的另一种显示驱动芯片的结构示意图，该信号接收模块11包括：数据时钟恢复电路31，所述数据时钟恢复电路31用于输出所述时钟信号CLK以及所述数字化视频数据Data；数据缓存电路32，所述数据缓存电路32用于获取所述数据时钟恢复电路31输出的时钟信号CLK以及数字化视频数据Data，将所述数字化视频数据Data发送给所述数模驱动器12，还用于基于所述数字化视频数据Data的输出状态控制时钟控制电路33输出状态，在所述数字化视频数据Data具有关闭时间段时，控制所述时钟控制电路33在该关闭时间段同步关闭所述时钟信号CLK，所述时钟控制电路33输出的时钟信号CLK发送给所述数模驱动器12。其中，数据缓冲电路32包括缓存器。

本发明实施例所述方案是数据时钟恢复电路31发送过来数据(包括时钟信号CLK以及数字化视频数据Data)后，进入数据缓存电路32，数据缓存电路32输出的时钟信号CLK经过时钟控制电路33的时钟控制以后，如果数字化视频数据Data具有不连续阶段，可以使得信号接收模块11最终输出的时钟信号CLK和数字化视频数据Data同时不连续。

时钟控制电路33输出的时钟信号CLK传输到移位寄存器组21的第一级移位寄存器211。数据缓存电路32检测到有数据进入后，可以启动数据传输，将时钟信号CLK通过时钟控制电路33传入后级的移位寄存器211。

如图6所示，图6为本发明实施例所述显示驱动芯片进行显示驱动的时序图，如果数据时钟恢复电路31输出到数据缓存电路32的数字化视频数据Data在发送一段时间后暂停发送(图6中数字化视频数据Data对应为00的无输出时间段，该时间段可以视为数字化视频数据Data的关闭时间段)，即数字化视频数据Data存在不连续的问题，这时候数据缓存电路32检测到没有数字化视频数据Data进入，在把本身存储的数字化视频数据Data发送完以后，通过时钟控制电路33将时钟信号CLK暂停。时钟信号CLK暂停后，后端的移位寄存器211也不再工作，从而达到和数据时钟恢复电路31输出的数字化视频数据Data速率匹配。

如图6所示，本发明实施例所述显示驱动芯片经过重新设计后的波形图，输出的时钟信号CLK被关闭，数字化视频数据Data暂停后的00数据不会被采样到。本发明技术方案关键的点是数据输入数字模块之前，进行缓存后的时钟信号CLK控制，在数据时钟恢复电路31前端的数字化视频数据Data暂停后，可以关闭其后端的时钟信号CLK，而达到数据时钟恢复电路31整个数据可以暂停的目的。

本发明实施例所述信号接收模块11可以基于数字化视频数据Data的输出状态，输出与数字化视频数据Data时钟同步的时钟信号CLK，其实现方式可以通过集成电路实现，不局限于图5所示方式。

如图5所示，所述数模驱动器12包括：数字模块以及模拟模块；所述数字模块用于基于所述信号接收模块11输出的时钟信号CLK，进行扫描操作，并基于扫描操作对所述信号接收模块11输出的数字化视频数据Data进行采样寄存，并对采样寄存的数字化视频数据Data进行保持寄存；所述模拟模块用于获取所述数字模块保持寄存的数字化视频数据Data，对获取的所述数字化视频数据Data进行电平移位，将电平移位后的数字化视频数据Data进行数模转换，形成模拟数据信号，对所述模拟数据信号进行缓冲后，发送给对应像素单元，驱动像素单元进行图像显示。

如图5所示，所述数字模块包括：移位寄存器组21，具有多个级联的移位寄存器211，第一级移位寄存器用于获取所述信号接收模块11输出的所述时钟信号；采样寄存器组22，具有多个级联的采样寄存器221，所述采样寄存器221与所述移位寄存器211一一对应连接，第一级采样寄存器用于获取所述信号接收模块11输出的所述数字化视频数据Data；保持寄存器组23，具有多个保持寄存器231，所述保持寄存器231与所述采样寄存器221一一对应连接。其中，第一级采样寄存器通过数据接收器27与所述信号接收模块11连接，以输入数字化视频数据Data。

所述移位寄存器211为双向移位寄存器。可以基于第一级移位寄存器输入的扫描同步信号DIO1来控制各级移位寄存器211的扫描操作，或基于最后一级移位寄存器输入的扫描同步信号DIO2来控制各级移位寄存器211的扫描操作。输入扫描同步信号DIO1时的扫描方向和输入扫描同步信号DIO2的扫描方向相反。

所述模拟模块包括：电平移位器组24，具有多个电平移位器241，所述电平移位器241与所述保持寄存器231一一对应连接；数模转换器25，所述数模转换器25与所述电平移位器241均连接，基于极性信号进行数模转换；缓冲器组26，具有多个缓冲器261，所述缓冲器261用于获取所述数模转换器25对应显示通道输出的数模转换后的模拟数据信号Data，以驱动对应连接的像素单元进行图像显示。

图5所示方式中，所述显示驱动芯片具有n个显示通道，输出n个模拟数据信号，该n个模拟数据信号依次为模拟数据信号Out1-模拟数据信号Outn。移位寄存器组21具有n个移位寄存器211，与n显示通道一一对应。采样寄存器组22具有n个采样寄存器221，与n显示通道一一对应。保持寄存器组23具有n个保持寄存器231，与n显示通道一一对应。电平移位器组24具有n个电平移位器241，与n显示通道一一对应。缓冲器组26具有n个缓冲器261，与n显示通道一一对应。

本发明实施例所述数模驱动器12用于基于信号接收模块11输出的时钟信号CLK以及数字化视频数据Data驱动像素单元进行图像显示，通过相应数据处理进行数模转换，以便于进行显示驱动，其电路具体实现方式不局限于图5所示方式。

在显示驱动芯片的控制领域，数据接收的模拟模块和进行驱动显示的数字模块之间，需要进行数据的传输，本发明实施例所述显示驱动芯片可以对输出到驱动显示的数据进行了时钟控制，使得输入数模转换器12的时钟信号CLK与数字化视频数据Data匹配，从而使得数字模块的输入数据和模拟模块的输出数据间速率的匹配，减小芯片内部数据缓存的使用，从而减小芯片面积。

本发明实施例所述方案应用缓存加时钟控制的模型，无需在数字模块部分增加数据缓存电路，可以解决双向移位寄存器需要连续时钟输入，对前端数字模块结构设计产生不便的问题。

基于上述实施例所述显示驱动芯片，本发明另一实施例还提供了一种显示装置，该显示装置如图7所示，图7为本发明实施例提供的一种显示装置的结构示意图，所示显示装置41包括：多个阵列排布的像素单元P；显示驱动芯片42，所述显示驱动芯片42用于驱动所述像素单元P进行图像显示；其中，所述显示驱动芯片42为上述实施例所述的显示驱动芯片。

所述显示驱动芯片42包括多个缓冲器，所述缓冲器用于输出所述模拟数据信号；所述像素单元通过数据线44与所述缓冲器连接，同一列所述像素单元P通过同一所述数据线44与同一所述缓冲器连接，不同列的所述像素单元P通过不同的所述数据线44与不同的所述缓冲器连接。

所述显示装置为液晶显示器。所述显示装置41具体可以为手机、电脑、电视以及具有显示功能的穿戴设备等电子设备。

所述显示装置41具有显示区43和包括所述显示区43的边框区。像素单元P位于显示区43，显示驱动芯片42位于边框区。显示驱动芯片42具有多个显示通道，每个显示通道单独对应一列像素单元P。每个显示通道可以单独通过一数据线44与一列像素单元P连接。

本发明实施例所述显示装置41采用上述实施例所述显示驱动芯片，可以实现时钟信号与数据信号的同步，避免数据信号为零时，时钟信号任然存在输出的问题，进而避免因此导致的显示错误问题，而且显示驱动芯片面积小，便于显示装置的窄边框设计。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的显示装置而言，由于其与实施例公开的显示驱动芯片相对应，所以描述的比较简单，相关之处参见显示驱动芯片对应部分说明即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种显示驱动芯片，其特征在于，所述显示驱动芯片包括：

信号接收模块，所述信号接收模块用于基于外部输入的差分信号，进行时钟信号和数字化视频数据的恢复，输出时钟信号以及数字化视频数据，在所述数字化视频数据具有关闭时间段时，同步关闭该关闭时间段内的所述时钟信号；

数模驱动器，所述数模驱动器用于基于所述信号接收模块输出的时钟信号以及数字化视频数据，为像素单元提供模拟数据信号，驱动像素单元进行图像显示；

所述信号接收模块包括：

数据时钟恢复电路，所述数据时钟恢复电路用于输出所述时钟信号以及所述数字化视频数据；

数据缓存电路，所述数据缓存电路用于获取所述数据时钟恢复电路输出的时钟信号以及数字化视频数据，将所述数字化视频数据发送给所述数模驱动器，还用于基于所述数字化视频数据的输出状态控制时钟控制电路输出状态，在所述数字化视频数据具有关闭时间段时，控制所述时钟控制电路在该关闭时间段同步关闭所述时钟信号，所述时钟控制电路输出的时钟信号发送给所述数模驱动器。

2.根据权利要求1所述的显示驱动芯片，其特征在于，所述数模驱动器包括：数字模块以及模拟模块；

所述数字模块用于基于所述信号接收模块输出的时钟信号，进行扫描操作，并基于扫描操作对所述信号接收模块输出的数字化视频数据进行采样寄存，并对采样寄存的数字化视频数据进行保持寄存；

所述模拟模块用于获取所述数字模块保持寄存的数字化视频数据，对获取的所述数字化视频数据进行电平移位，将电平移位后的数字化视频数据进行数模转换，形成模拟数据信号，对所述模拟数据信号进行缓冲后，发送给对应像素单元，驱动像素单元进行图像显示。

3.根据权利要求2所述的显示驱动芯片，其特征在于，所述数字模块包括：

移位寄存器组，具有多个级联的移位寄存器，第一级移位寄存器用于获取所述信号接收模块输出的所述时钟信号；

采样寄存器组，具有多个级联的采样寄存器，所述采样寄存器与所述移位寄存器一一对应连接，第一级采样寄存器用于获取所述信号接收模块输出的所述数字化视频数据；

保持寄存器组，具有多个保持寄存器，所述保持寄存器与所述采样寄存器一一对应连接。

4.根据权利要求3所述的显示驱动芯片，其特征在于，第一级采样寄存器通过数据接收器与所述信号接收模块连接。

5.根据权利要求3所述的显示驱动芯片，其特征在于，所述移位寄存器为双向移位寄存器。

6.根据权利要求3所述的显示驱动芯片，其特征在于，所述模拟模块包括：

电平移位器组，具有多个电平移位器，所述电平移位器与所述保持寄存器一一对应连接；

数模转换器，所述数模转换器与所述电平移位器均连接，基于极性信号进行数模转换；

缓冲器组，具有多个缓冲器，所述缓冲器用于获取所述数模转换器对应显示通道输出的数模转换后的模拟数据信号，以驱动对应连接的像素单元进行图像显示。

7.一种显示装置，其特征在于，所述显示装置包括：

多个阵列排布的像素单元；

显示驱动芯片，所述显示驱动芯片用于驱动所述像素单元进行图像显示；

其中，所述显示驱动芯片为如权利要求1-6任一项所述的显示驱动芯片。

8.根据权利要求7所述的显示装置，其特征在于，所述显示驱动芯片包括多个缓冲器，所述缓冲器用于输出所述模拟数据信号；

所述像素单元通过数据线与所述缓冲器连接，同一列所述像素单元通过同一所述数据线与同一所述缓冲器连接，不同列的所述像素单元通过不同的所述数据线与不同的所述缓冲器连接。

9.根据权利要求7或8所述的显示装置，其特征在于，所述显示装置为液晶显示器。

Images