CN109686741A - 存储器件的制造方法及存储器件 - Google Patents
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Abstract
本申请公开了一种存储器件的制造方法及存储器件。该存储器件的制造方法包括：在衬底的器件区上形成叠层结构，所述衬底的切割区位于相邻的所述器件区之间；形成第一介质层，所述第一介质层覆盖所述叠层结构和所述切割区；对所述第一介质层进行初步平坦化处理，使所述叠层结构至少暴露部分表面；在所述第一介质层的表面和所述叠层结构的暴露表面上形成第二介质层；以及对所述第二介质层进行平坦化处理。该存储器件的制造方法在初步平坦化之后，在叠层结构的暴露表面和第一介质层的表面形成第二介质层，以及对第二介质层进行平坦化处理，可以提高存储器件表面的平整度，从而提高存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器件技术领域，更具体地，涉及存储器件的制造方法及存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel hole Formation,SCF)结构形成具有存储功能的存储单元串。叠层结构包括用于存储的平台区域(Giant Block region)和用于电连接的台阶区域(stair-step region)，位于台阶区域的栅极导体图案化为台阶状，并通过导电通道连接至字线。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要更厚的介质层填充叠层结构的台阶区域，以使存储器件表面平整，有利于覆盖层的形成。在阵列平坦化(Array Planarization,APL)工艺中，对介质层进行退火会使晶片(wafer)具有高弓度(bow)，从而影响后续掩膜的形成。期望进一步改进存储器件的结构及其制造方法，以提高存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种存储器件的制造方法及存储器件，其中，在初步平坦化之后，在叠层结构的暴露表面和第一介质层的表面形成第二介质层，以及对第二介质层进行平坦化处理，从而提高存储器件表面的平整度。
根据本发明的一方面，提供一种存储器件的制造方法，其特征在于，包括：在衬底的器件区上形成叠层结构，所述衬底的切割区位于相邻的所述器件区之间；形成第一介质层，所述第一介质层覆盖所述叠层结构和所述切割区；对所述第一介质层进行初步平坦化处理，使所述叠层结构至少暴露部分表面；在所述第一介质层的表面和所述叠层结构的暴露表面上形成第二介质层；以及对所述第二介质层进行平坦化处理。
优选地，还包括：在进行初步平坦化处理之后，对所述第一介质层进行退火处理。
优选地，所述叠层结构包括用于形成存储单元的平台区域和位于所述平台区域的至少一侧的台阶区域。
优选地，还包括：在形成所述第一介质层之前，在所述平台区域的表面形成阻挡层。
优选地，进行初步平坦化处理的步骤包括：在所述第一介质层的表面形成第一掩膜，所述第一掩膜至少位于所述切割区上方；在所述第一介质层中形成开口，所述开口贯穿所述第一介质层并与所述平台区域的位置对应；对所的述第一介质层进行平坦化处理，从而暴露所述阻挡层；以及去除所述阻挡层以及残留的所述第一掩膜。
优选地，在形成所述开口之前，所述第一掩膜覆盖所述第一介质层的整个上表面，位于所述台阶区域和所述平台区域上方的所述第一掩膜经所述平坦化处理被去除。
优选地，对第一介质层进行平坦化处理之后，残留的第一介质层相对于所述衬底的高度高于所述叠层结构相对于所述衬底的高度。
优选地，位于所述切割区上方的所述第一掩膜相对于所述衬底的水平高度高于所述阻挡层相对于所述衬底的水平高度。
优选地，在所述第一介质层中形成开口的方法包括：在所述第一掩膜上形成第二掩膜，所述第二掩膜位于所述切割区上方，暴露位于所述平台区域的第一掩膜；去除位于所述平台区域的所述第一掩膜和所述第一介质层。
优选地，对所述第二介质层进行平坦化处理的步骤包括：对所述第二介质层进行平坦化处理，暴露出至少部分台阶区域的第一介质层，而不暴露所述叠层结构。
优选地，还包括：在所述切割区形成用于划分所述存储器件的切割区。
根据本发明的另一方面，提供一种存储器件，其特征在于，包括：衬底，包括器件区和切割区，所述切割区位于相邻的所述器件区之间；位于所述器件区上的栅叠层结构，所述栅叠层结构包括用于形成存储单元的平台区域和位于所述平台区域的至少一侧的台阶区域；以及覆盖所述台阶区域和所述切割区的第一介质层，其中，所述存储器件还包括第二介质层，所述第二介质层覆盖在至少部分所述平台区域。
优选地，所述台阶区域和切割区域的第一介质层表面部分覆盖所述第二介质层。
优选地，所述第一介质层包括经过退火的第一氧化层，所述第二介质层包括第二氧化层。
优选地，还包括：贯穿所述栅叠层结构的多个沟道柱。
本发明提供的存储器件的制造方法及存储器件，在初步平坦化之后，在叠层结构的暴露表面和第一介质层的表面形成第二介质层，以及对第二介质层进行抛光，从而提高存储器件表面的平整度，不会出现由于介质层的均匀性差导致的平台区域和切割区之间的高度差过大的问题。减小了平台区域和切割区之间的高度差，有利于假沟道柱(DummyChannel Hole,DCH)和栅线缝隙(Gate Line Slit,GLS)的形成和填充，从而提高存储器件的良率和可靠性。
进一步地，该存储器件的制造方法，在初步平坦化之后、形成第二介质层之前，对覆盖在台阶区域表面的第一介质层进行退火处理，从而能改善现有技术中对位于叠层结构表面的第一介质层直接进行退火导致的晶片的高弓度(bow)，进一步提高存储器件的表面平整度，并且扩大了工艺窗口，增强了工艺的可行性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a至3h示出本发明实施例的存储器件制造方法的各个阶段的截面图。
图4a和4b分别示出现有技术的存储器件的高度变化曲线图。
图5a和5b分别示根据本发明实施例的存储器件的高度变化曲线图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在现有技术中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel hole Formation,SCF)结构形成具有存储功能的存储单元串。在存储器件的器件区形成叠层结构，叠层结构包括用于存储的平台区域(Block Giantregion)、台阶区域(stair-step region)和切割区(scribe line)，位于台阶区域的栅极导体图案化为台阶状，并通过导电通道连接至字线。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要更厚的介质层填充叠层结构的台阶区域和切割区，以使存储器件表面平整，从而有利于后续工艺的制程。现有技术中，阵列平坦化(Array Planarization,APL)工艺的步骤包括：在半导体结构表面形成介质层，以及对介质层进行退火；利用掩膜在介质层表面形成开口；对半导体结构表面进行化学机械抛光；去除阻挡层；以及化学机械抛光。在阵列平坦化工艺中，对介质层进行退火会使晶片(wafer)具有高弓度(bow)，使得后续的掩膜工艺中发生散焦(defocus)，从而影响后续制程的工艺，例如会影响到导电通道、假沟道柱(Dummy Channel Hole,DCH)和栅线缝隙(Gate Line Slit,GLS)的关键尺寸(CD)的大小。进一步地，随着介质层加厚，介质层的均匀性逐渐变差，将直接影响切割区(ScribeLine,SCL)的形成，从而影响平台区域和切割区的高度差(step height)，进而影响假沟道柱和栅线缝隙的形成和填充。
本申请的发明人注意到上述影响存储器件的良率和可靠性的问题，因而提出进一步改进的存储器件的制造方法及存储器件。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器件阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。
图3a至3h示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经在半导体衬底101上形成绝缘叠层结构150和贯穿绝缘叠层结构150的沟道柱110的半导体结构，绝缘叠层结构150包括平台区域和台阶区域，在绝缘叠层结构的台阶区域周围还包括切割区，在绝缘叠层结构150和切割区的表面覆盖有第一介质层153，绝缘叠层结构150的平台区域的表面与第一介质层153之间还包括阻挡层154，如图3a所示。本实施例中仅给出一个绝缘叠层结构以及一个切割区，可以理解，本发明不局限于此，在替代的实施例中，存储器件中可以包括任意多个绝缘叠层结构和任意多个切割区，切割区位于多个绝缘叠层结构的台阶区域之间。
如下文所述，牺牲层152将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，位于台阶区域的多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在将多个牺牲层152图案化为台阶状的过程中，同时形成了位于台阶区域周围的切割区。
绝缘叠层结构150包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成，阻挡层154例如由氮化硅组成。阻挡层154用于保护绝缘叠层结构，并作为后续工艺中蚀刻的停止层以及化学机械抛光(Chemical Mechanical Polishing,CMP)的停止层。在该实施例中，第一介质层153为具有良好间隙填充能力的任何电介质，例如为Si(OC2H5)4或旋涂电介质(Spin-on Dielectric,SOD)。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多层第一介质层153，多层第一介质层153例如包括氮化硅、氧化硅、氮氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃之一或其任意组合。
沟道柱110的内部结构如图1b所示，在此不再赘述。在该实施例中，还包括贯穿绝缘叠层结构150的假沟道柱，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过绝缘叠层结构150中的至少一部分牺牲层。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。在另外一些实施例中，也可以不包括假沟道柱。
进一步地，形成覆盖第一介质层153的硬掩膜155(即第一掩膜)，以及在位于台阶区域的硬掩膜155的表面形成掩膜156(即第二掩膜)，如图3b所示。硬掩膜155例如为氮化硅，掩膜156例如为光致抗蚀剂掩膜(photoresist,PR)。例如采用原子层沉积(AtomicLayer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，优选的采用等离子体化学气相沉积，形成硬掩膜155。例如采用旋涂(spin coating)的方法，形成掩膜156。
进一步地，在位于绝缘叠层结构150的平台区域的第一介质层153中形成开口，如图3c所示。采用各向异性蚀刻去除位于绝缘叠层结构150的平台区域的第一介质层153。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在硬掩膜154的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除掩膜156。
进一步地，对半导体结构表面进行抛光处理，使半导体结构表面初步平坦化，如图3d所示。例如采用化学机械抛光(CMP)法，阻挡层154作为化学机械抛光的停止层，去除部分第一介质层153，使得残留的第一介质层153相对于所述衬底101的高度高于绝缘叠层结构150相对于衬底101的高度。在该实施例中，进行化学机械抛光时，应对半导体结构进行过抛光(over-polish)，以确保平台区域的表面没有介质层残留。
进一步地，在抛光之后，去除阻挡层154和残留在第一介质层153表面的硬掩膜155，如图3e所示。在该实施例中，阻挡层154和硬掩膜155的材料例如均为氮化硅。利用各向同性蚀刻工艺去除阻挡层154残留的硬掩膜15，使得半导体结构表面进一步平坦化。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
进一步地，对第一介质层153进行退火(Anneal)，以使第一介质层153收缩，从而半导体结构表面进一步平坦化。例如将半导体结构置于惰性气体中，对第一介质层153进行热退火处理。
进一步地，在半导体结构表面形成第二介质层157，第二介质层157覆盖在绝缘叠层结构的平台区域的表面以及第一介质层153的表面，如图3f所示。第二介质层157和第一介质层153的材料可以相同，也可以不同，第二介质层157例如为氧化硅。例如采用原子层沉积，物理气相沉积或化学气相沉积，优选的采用等离子体化学气相沉积，形成第二介质层157。
进一步地，对位于半导体结构表面的第二介质层157进行抛光处理，以使半导体结构表面进一步平坦化，如图3g所示。例如采用化学机械抛光(CMP)法，对位于半导体结构表面的第二介质层157进行轻微的化学机械抛光(buffer oxide CMP,BFOX)处理，化学机械抛光停止在第二介质层157的内部，以使半导体结构表面进一步平坦化，并且不会损伤到沟道柱110。
进一步地，在第一叠层结构150和第二叠层结构250共同构成的绝缘叠层结构中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构中的层间牺牲层152以形成空腔，以及采用金属层填充空腔形成栅极导体122，以形成栅叠层结构120(参见图2)，如图3h所示。
在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。
在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的层间牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层和层间牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的层间牺牲层152的端部暴露于栅线缝隙161的开口中，因此，层间牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻层间牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除层间牺牲层152。
在形成栅极导体时，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
图4a和4b分别示出现有技术的存储器件的高度变化曲线图。
在现有技术中获得的存储器件中，对介质层进行退火会使晶片(wafer)具有高弓度(bow)，从而影响后续掩膜的形成，最终导致器件表面平整度变差。根据原子力显微镜(Atomic Force Microscope,AFM)图像，可以获得存储器件的高度变化曲线图。
如图4a所示，在晶圆中心位置(wafer center)，选取平台区域到切割区的高度变化曲线图，根据曲线选取合适的测量区域，可以得知平台区域到切割区的高度差为测量区域的选取方法例如为，依次选取曲线斜率的变化率最大的四个点作为平台区域与台阶、台阶与切割区的交接点，利用该交接点将曲线划分为平台区域、台阶区域和切割区，在平台区域和切割区选取合适的区域分别作为平台区域和划片区与的测量区域，根据平台区域和划片区的测量区域获得平台区域和划片区与的平均高度，计算平台区域和划片区的平均高度的差值，获得平台区域到切割区的高度差。如图4b所示，在晶圆边缘位置(waferedge)，选取平台区域到切割区的高度变化曲线图，根据曲线选取合适的测量区域，可以得知平台区域到切割区的高度差为该测量结果表明，在现有技术中的存储器件中，平台区域与切割区之间存在较大的高度差。并且在晶圆中心位置和晶圆边缘位置，平台区域到切割区的高度差的差异较大，这是由于在晶圆边缘位置，介质层的均匀性较差，从而晶圆边缘位置的平台区域到切割区的高度差较大。
图5a和5b分别示根据本发明实施例的存储器件的高度变化曲线图。
如图5a所示，在晶圆中心位置(wafer center)，选取平台区域到切割区的高度变化曲线图，根据曲线选取合适的测量区域，可以得知平台区域到切割区的高度差为如图5b所示，在晶圆边缘位置(wafer edge)，选取平台区域到切割区的高度变化曲线图，根据曲线选取合适的测量点，可以得知平台区域到切割区的高度差为
该测量结果表明，与现有技术的存储器件相比，本发明实施例的存储器件在晶圆各处的平台区域到切割区的高度差都在减小；在晶圆边缘位置，平台区域到切割区的高度差显著减小。进一步地，根据曲线的变化情况可以得知，本发明实施例的存储器件的平台区域的高度均匀性得到了明显的提升。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (15)
1.一种存储器件的制造方法，其特征在于，包括：
在衬底的器件区上形成叠层结构，所述衬底的切割区位于相邻的所述器件区之间；
形成第一介质层，所述第一介质层覆盖所述叠层结构和所述切割区；
对所述第一介质层进行初步平坦化处理，使所述叠层结构至少暴露部分表面；
在所述第一介质层的表面和所述叠层结构的暴露表面上形成第二介质层；以及
对所述第二介质层进行平坦化处理。
2.根据权利要求1所述的制造方法，其特征在于，还包括：在进行初步平坦化处理之后，对所述第一介质层进行退火处理。
3.根据权利要求1所述的制造方法，其特征在于，所述叠层结构包括用于形成存储单元的平台区域和位于所述平台区域的至少一侧的台阶区域。
4.根据权利要求3所述的制造方法，其特征在于，还包括：在形成所述第一介质层之前，在所述平台区域的表面形成阻挡层。
5.根据权利要求4所述的制造方法，其特征在于，进行初步平坦化处理的步骤包括：
在所述第一介质层的表面形成第一掩膜，所述第一掩膜至少位于所述切割区上方；
在所述第一介质层中形成开口，所述开口贯穿所述第一介质层并与所述平台区域的位置对应；
对所的述第一介质层进行平坦化处理，从而暴露所述阻挡层；以及
去除所述阻挡层以及残留的所述第一掩膜。
6.根据权利要求5所述的制造方法，其特征在于，
在形成所述开口之前，所述第一掩膜覆盖所述第一介质层的整个上表面，
位于所述台阶区域和所述平台区域上方的所述第一掩膜经所述平坦化处理被去除。
7.根据权利要求5所述的制造方法，其特征在于，
对第一介质层进行平坦化处理之后，残留的第一介质层相对于所述衬底的高度高于所述叠层结构相对于所述衬底的高度。
8.根据权利要求5所述的制造方法，其中，位于所述切割区上方的所述第一掩膜相对于所述衬底的水平高度高于所述阻挡层相对于所述衬底的水平高度。
9.根据权利要求5所述的制造方法，其特征在于，在所述第一介质层中形成开口的方法包括：
在所述第一掩膜上形成第二掩膜，所述第二掩膜位于所述切割区上方，暴露位于所述平台区域的第一掩膜；
去除位于所述平台区域的所述第一掩膜和所述第一介质层。
10.根据权利要求1所述的制造方法，其中，对所述第二介质层进行平坦化处理的步骤包括：
对所述第二介质层进行平坦化处理，暴露出至少部分台阶区域的第一介质层，而不暴露所述叠层结构。
11.根据权利要求1所述的制造方法，其特征在于，还包括：
在所述切割区形成用于划分所述存储器件的切割区。
12.一种存储器件，其特征在于，包括：
衬底，包括器件区和切割区，所述切割区位于相邻的所述器件区之间；
位于所述器件区上的栅叠层结构，所述栅叠层结构包括用于形成存储单元的平台区域和位于所述平台区域的至少一侧的台阶区域；以及
覆盖所述台阶区域和所述切割区的第一介质层，
其中，所述存储器件还包括第二介质层，所述第二介质层覆盖在至少部分所述平台区域。
13.根据权利要求12所述的存储器件，其特征在于，所述台阶区域和切割区域的第一介质层表面部分覆盖所述第二介质层。
14.根据权利要求12所述的存储器件，其特征在于，
所述第一介质层包括经过退火的第一氧化层，
所述第二介质层包括第二氧化层。
15.根据权利要求12所述的存储器件，其特征在于，还包括：贯穿所述栅叠层结构的多个沟道柱。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190426 |