CN109655644A

CN109655644A - 一种降低任意波信号输出抖动的方法和装置

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Publication number: CN109655644A
Application number: CN201811603205.3A
Authority: CN
Inventors: 朱卫国; 徐群; 罗阳; 吴恒奎
Original assignee: China Electronics Technology Instruments Co Ltd CETI
Current assignee: China Electronics Technology Instruments Co Ltd CETI
Priority date: 2018-12-26
Filing date: 2018-12-26
Publication date: 2019-04-19
Anticipated expiration: 2038-12-26
Also published as: CN109655644B

Abstract

本发明公开了一种降低任意波信号输出抖动的方法和装置，通过任意波数字波形高采样、滤波、插值或抽取方法来实现，可以实现低采样率任意波信号的降抖动。该方法包括以下步骤：采用高采样率对目标波形信号进行采样，得到高采样率的数字波形信号样本点；对数据波形信号样本点进行低通滤波处理；判断数据波形信号样本点的高采样率是否是相应的DAC采样率的整数倍，对滤波处理后的数据波形信号样本点进行整数倍抽取或分数倍插值处理，得到相应DAC采样率的目标抖动数据波形信号。

Description

一种降低任意波信号输出抖动的方法和装置

技术领域

本公开属于电子测试测量领域，特别涉及一种降低任意波信号输出抖动的处理方法。

背景技术

任意波信号发生器是一种能够输出标准函数波形、复杂波形以及任意波形的信号模拟器，具有波形生成灵活、输出信号带宽大、多通道同步输出以及输出信号制式丰富等特点，在信号模拟与发生等需求领域有着十分广泛的应用。现代任意波信号发生器采用逐点波形输出方式，以规定的采样率对信号进行采样，生成采样数字波形并存储到波形存储器中，再逐点输出到DAC(数模转换器)产生对应的任意波信号。目前，应用最广泛的任意波信号发生器的采样率在2GSa/s左右，任意波信号发生器的最高采样率可达65GSa/s以上。

对于任意波信号发生器，当信号的频率周期与DAC采样率不为整数倍关系时，在生成数字波形过程中，采样时刻与波形的周期不匹配，就会产生采样误差，以脉冲信号为例，用1GSa/s的采样率去采样一个频率为98MHz的脉冲信号，由于98MHz不能整除1GSa/s，在脉冲的边沿就会产生采样误差，导致了脉冲高电平与低电平都存在采样点失配现象，从时域上看，就产生了信号抖动，在1GSa/s采样率下的典型抖动为1000ps(＝1ns)，在采样率更低时，抖动指标更为恶化。波形抖动限制了任意波信号发生器在高纯信号模拟中的应用，在雷达信号模拟、脉冲信号模拟等领域，需要抖动低于100ps，个别高端应用需要达到1ps级。

从时域上看，信号抖动产生的根本原因是由于DAC采样率过低，要实现1ps 级抖动，理论上用1000GSa/s的采样率与DAC即可实现，而受任意波信号发生器的原理与DAC性能所限，采用1000GHz的DAC生成任意波信号显然不现实，因此，如何在低采样率下实现1ps的抖动，仍是待解决的技术问题。

发明内容

为了克服上述现有技术的不足，本公开提供了一种适用于各种采样率下任意波信号降低抖动的实现方法，通过任意波数字波形高采样、滤波、插值或抽取方法来实现，可以实现低采样率任意波信号的降抖动。

本公开所采用的技术方案是：

一种降低任意波信号输出抖动的方法，该方法包括以下步骤：

采用高采样率对目标波形信号进行采样，得到高采样率的数字波形信号样本点；

对数据波形信号样本点进行低通滤波处理；

判断数据波形信号样本点的高采样率是否是相应的DAC采样率的整数倍，对滤波处理后的数据波形信号样本点进行整数倍抽取或分数倍插值处理，得到相应DAC采样率的目标抖动数据波形信号。

进一步的，所述高采样率为目标抖动指标的倒数。

进一步的，采用低通滤波方法对数字波形信号样本点进行低通滤波处理，限制信号的带宽，平缓脉冲信号、宽带信号的上升或下降沿。

进一步的，当高采样率是DAC采样率的整数倍时，对低通滤波处理后的数字波形信号样本点进行整数倍抽取处理。

进一步的，所述整数倍抽取处理的步骤包括：

根据DAC的采样间隔时间，计算出各采样点在高采样率的数字波形信号样本点中的位置；

根据数字插值滤波器的长度，采用样本点选择性运算方法，选取数字波形信号样本点附近的有效样本点进行低通滤波运算，得到相应DAC采样率的目标抖动数字波形信号。

进一步的，当高采样率不是DAC采样率的整数倍时，对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。

进一步的，所述分数倍插值处理的步骤包括：

根据DAC的采样间隔时间，计算出各采样点在高采样率的数字波形信号样本点中对应的位置，选择该位置的数字波形信号样本点直接输出，得到相应 DAC采样率的目标抖动数字波形信号。

一种降低任意波信号输出抖动的装置，该装置用于实现如上所述的降低任意波信号输出抖动的方法，该装置包括：

数据波形信号采样单元，用于采用高采样率对目标波形信号进行采样，得到高采样率的数字波形信号样本点；

低通滤波单元，用于对数据波形信号样本点进行低通滤波处理；

整数倍抽取单元，用于当任意波信号发生器所对应的DAC采样率能够整除高采样率时，对低通滤波处理后的数字波形信号样本点进行整数倍抽取处理，得到相应DAC采样率的目标抖动数字波形信号；

分数倍插值单元，用于当任意波信号发生器所对应的DAC采样率不能够整除高采样率时，对低通滤波处理后的数字波形信号样本点进行分数倍插值处理，得到相应DAC采样率的目标抖动数字波形信号。

进一步的，还包括：

选择单元，用于判断数据波形信号样本点的高采样率是否是相应的DAC采样率的整数倍，当高采样率是DAC采样率的整数倍时，选择整数倍抽取单元对低通滤波处理后的数字波形信号样本点进行整数倍抽取处理；当高采样率不是 DAC采样率的整数倍时，选择分数倍插值单元选择对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。

通过上述的技术方案，本公开的有益效果是：

(1)本公开通过任意波数字波形高采样、低通滤波、分数倍插值或整数倍抽取方法来降低波形信号的抖动，可以实现低采样率任意波信号的降抖动，抖动可降低至1ps目标抖动；

(2)本公开适用于1000GSa/s以下各种采样率的任意波信号降抖动处理，降低效果明显，不需要改动硬件，而且不占用任何额外的硬件资源，采用数字波形处理方法，能有效的解决任意波信号发生技术中的低抖动信号发生技术难题；

(3)本公开采用数字波形处理技术，在DAC之前降低抖动，在不改变DAC 采样率的条件下降低抖动，可显著降低输出信号的抖动指标，适用于所有采样率的任意波信号的降抖动实现，应用范围广。

附图说明

构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。

图1是任意波信号抖动产生原因示意图；

图2是降低任意波信号输出抖动的方法流程图；

图3是数字波形信号处理流程示意图；

图4是样本点选择性运算示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

现有的降低任意波信号抖动的方法主要是通过提高DAC采样率的方式实现，而DAC的采样率与位数这两个指标相互制约，高采样率的DAC的位数相对低，目前最高采样率的DAC可达10GSa/s以上，但对应的位数却只有10位，低位数的DAC牺牲了任意波信号的一个重要指标：垂直分辨率，垂直分辨率低时，会带来信号杂散、电平分辨率、微弱信号模拟能力、动态范围等关键指标的恶化。而且10GSa/s采样率对应的抖动指标为100ps，如图1所示，也达不到1ps 的要求。因此，现有的通过提高DAC采样率的降抖动方式已不能有效降低信号的抖动。

为了使低采样率任意波信号的抖动可降低至1ps，本实施例提供了一种降低任意波信号输出抖动的方法，采用数字波形处理技术，在DAC之前降低抖动，在不改变DAC采样率的条件下降低抖动，可显著降低输出信号的抖动指标，适用于所有采样率的任意波信号的降抖动实现，应用范围广。

如图2和图3所示，所述降低任意波信号输出抖动的方法包括以下步骤：

S101，采用高采样率对目标波形信号进行采样，得到高采样率的数字波形信号样本点。

常规任意波信号发生器在生成数字波形信号的样本点时，采用的采样率为 DAC采样率，由于DAC采样率受限，导致了波形抖动指标的恶化。而本实施例采用远高于DAC采样率的高采样率生成数字波形信号样本点，该高采样率取决于设计的抖动指标，为抖动指标的倒数，例如当设计抖动指标为1ps时，采用的采样率为1/1ps＝1000GHz＝1000GSa/s，保证本实施例的整个波形信号处理中保持1ps的时间分辨率。

本实施例采用与目标抖动指标相关的超高采样率生成数字波形，设计抖动指标越低，采用的采样率越高，例如设计抖动指标1ps对应的采样率为1000GSa/s。

在本实施例中，采用1000GSa/s的超高采样率代替常规的DAC采样率，对目标波形信号进行采样计算，并生成1000GSa/s采样率的数字波形信号，该数字波形信号的采样率远高于常规DAC采样率。

S102，对数据波形信号样本点进行低通滤波处理。

常规任意波信号发生器主要通过DAC后的模拟低通滤波器来限制信号的带宽，并抑制不必要的杂散，此时由于DAC采样误差导致的波形失真会产生额外的杂散信号以及抖动信号，外置的模拟滤波器无法降低这种抖动。而本实施例在数字波形信号上采用低通滤波技术，即在DAC前限制信号的带宽，有效消除高频信号例如脉冲信号的上升下降沿样本点电平的剧烈变化，平缓样本点到设计的带宽范围内，保证在DAC之前不超过***设计的带宽。同时由于后续分数倍插值运算的数字滤波器的输入带宽不能超过设计的带宽，否则会导致插值运算失配产生失真，该低通滤波器可以有效限制分数倍插值运算的输入带宽，保证本实施例的波形处理在设计的带宽范围内降低抖动。

针对步骤S101得到的1000GSa/s采样率的数字波形信号样本点，通过低通滤波单元对数字波形信号样本点进行低通滤波处理，其作用是限制信号的带宽，平缓脉冲信号、宽带信号的上升或下降沿。

S103，对滤波处理后的数据波形信号样本点进行抽取或插值处理，得到相应DAC采样率的低抖动数据波形信号。

1000GSa/s采样率的数字波形信号在经过低通滤波处理后，需要恢复出对应 DAC采样率的数字波形信号。如果DAC采样率能够整除1000GSa/s，以DAC采样率1GSa/s为例，对1000GSa/s采样率的样本点通过整数倍抽取，即每隔1000 个样本点从数字波形信号样本点中抽取输出一个样本点，即可恢复出1GSa/s采样率的数字波形信号；但如果DAC采样率不能够整除1000GSa/s，以DAC采样率1.2GSa/s为例，1.2GSa/s采样率对应的采样时刻会出现在1000GSa/s的两个相邻样本点对应的采样时刻的中间，通过整数倍抽取已不能实现，需要对1000GSa/s采样率的样本点通过分数倍插值才能恢复出1.2GSa/s采样率的数字波形，分数倍插值技术采用数字滤波的方式来实现，滤波因子的通带带宽设计为 0.4倍采样率，可保证足够的插值输出带宽。

针对步骤S102低通滤波处理后的数字波形信号样本点，根据任意波信号发生器所对应的DAC采样率，选择整数倍抽取或分数倍插值处理，实现数据波形信号由1000GSa/s采样率到DAC采样率的变换。

当任意波信号发生器所对应的DAC采样率能够整除1000GSa/s时，选择整数倍抽取单元对低通滤波处理后的数字波形信号样本点进行整数倍抽取处理。所述整数倍抽取处理过程具体为：

整数倍抽取单元根据DAC的采样间隔时间，先计算出各采样点在1000GSa/s 采样率的数字波形信号样本点中的位置，然后根据数字插值滤波器的长度，选取数字波形信号样本点附近的有效样本点进行低通滤波运算，得到适用于该 DAC采样率的低抖动数字波形信号，其余不参与运算的样本点舍弃，不作运算处理。

对于1000GSa/s采样率生成的样本点，如果对所有的波形都采用这么高的采样率去生成采样点，再去进行低通运算，运算量非常大，将会导致运算速率慢、运算效率低等问题。以DAC采样率1GSa/s为例，在生成1000GSa/s采样率的低通滤波信号后，需要再经过1000倍的抽取生成1GSa/s采样率的样本点，由于低通滤波器的级数有一定的范围，只有在每个抽取点附近的样本点才参与低通运算，其余的样本点实际上没有被用到，因此，本实施例采用样本点选择性运算方法，只选择在DAC采样率对应时间点附近的有效样本点，去参与低通滤波运算，最终生成1GSa/s采样点，可显著降低运算量，样本点选择性运算示意图如图4所示。

当任意波信号发生器所对应的DAC采样率不能够整除1000GSa/s时，选择分数倍插值单元对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。所述分数倍插值处理过程具体为：

分数倍插值单元根据DAC的采样间隔时间，计算出各采样点在1000GSa/s 采样率的数字波形信号样本点中对应的位置，选择该位置的数字波形信号样本点直接输出，得到适用于该DAC采样率的低抖动数字波形信号。

本实施例经过插值或抽取处理后输出的数字波形信号即为适用于该DAC采样率的低抖动数字波形信号，可以代替正常的数字波形信号下载到任意波信号发生器的硬件进行播放。

本实施例提出的降低任意波信号输出抖动的方法，采用远高于DAC采样率的采样率生成数字波形，再通过数字波形低通滤波、分数倍插值或整数倍抽取等数字波形处理方法来实现；通过低通滤波方法对新采样率(例如1000GSa/s) 的数字波形进行低通滤波处理，限制信号的带宽；对于DAC采样率不能整除新采样率的情况通过分数倍波形插值技术恢复生成对应DAC采样率的数字波形；对于DAC采样率能够整除新采样率的情况通过整数倍抽取技术恢复生成对应 DAC采样率的数字波形，通过择性运算技术，舍弃无效样本点，只使用DAC采样点附近相关的样本数据参与运算，大幅降低波形运算量，提高波形运算速度。

本实施例还提供了一种降低任意波信号输出抖动的装置，该装置用于实现如上所述的降低任意波信号输出抖动的方法。如图3所示，该装置包括处理器，所述处理器包括数据波形信号采样单元、低通滤波单元、选择单元、整数倍抽取单元和分数倍插值单元，其中：

所述数据波形信号采样单元，用于采用高采样率对目标波形信号进行采样，得到高采样率的数字波形信号样本点。

为了避免DAC采样率受限，导致了波形抖动指标的恶化的不足，本实施例中数据波形信号采样单元采用与目标抖动指标相关的超高采样率生成数字波形，设计抖动指标越低，采用的采样率越高，例如设计抖动指标1ps对应的采样率为1000GSa/s。

在本实施例中，数据波形信号采样单元采用1000GSa/s的超高采样率代替常规的DAC采样率，对目标波形信号进行采样计算，并生成1000GSa/s采样率的数字波形信号，该数字波形信号的采样率远高于常规DAC采样率。

所述低通滤波单元，用于对数据波形信号样本点进行低通滤波处理。

在本实例中，在进行整数倍抽取或分数倍插值之前，通过低通滤波单元对数字波形信号样本点进行低通滤波处理，其作用是限制信号的带宽，平缓脉冲信号、宽带信号的上升或下降沿。

所述整数倍抽取单元，用于当任意波信号发生器所对应的DAC采样率能够整除1000GSa/s时，选择整数倍抽取单元对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。所述整数倍抽取单元具体被配置为：

整数倍抽取单元根据DAC的采样间隔时间，计算出各采样点在1000GSa/s 采样率的数字波形信号样本点中对应的位置，选择该位置的数字波形信号样本点直接输出，得到适用于该DAC采样率的低抖动数字波形信号。

所述分数倍插值单元，用于当任意波信号发生器所对应的DAC采样率不能够整除1000GSa/s时，选择分数倍插值单元对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。所述分数倍插值单元具体被配置为：

本实施例提出的降低任意波信号输出抖动的装置，降低抖动效果好，可低至1ps，可显著降低任意采样率下的任意波形抖动；不占用硬件资源，不改***件的任何处理流程；适用于所有的任意波信号发生器的降抖动处理，应用范围广。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims

1.一种降低任意波信号输出抖动的方法，其特征是，包括以下步骤：

对数据波形信号样本点进行低通滤波处理；

2.根据权利要求1所述的降低任意波信号输出抖动的方法，其特征是，所述高采样率为目标抖动指标的倒数。

3.根据权利要求1所述的降低任意波信号输出抖动的方法，其特征是，采用低通滤波方法对数字波形信号样本点进行低通滤波处理，限制信号的带宽，平缓脉冲信号、宽带信号的上升或下降沿。

4.根据权利要求1所述的降低任意波信号输出抖动的方法，其特征是，当高采样率是DAC采样率的整数倍时，对低通滤波处理后的数字波形信号样本点进行整数倍抽取处理。

5.根据权利要求4所述的降低任意波信号输出抖动的方法，其特征是，所述整数倍抽取处理的步骤包括：

6.根据权利要求4所述的降低任意波信号输出抖动的方法，其特征是，当高采样率不是DAC采样率的整数倍时，对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。

7.根据权利要求6所述的降低任意波信号输出抖动的方法，其特征是，所述分数倍插值处理的步骤包括：

根据DAC的采样间隔时间，计算出各采样点在高采样率的数字波形信号样本点中对应的位置，选择该位置的数字波形信号样本点直接输出，得到相应DAC采样率的目标抖动数字波形信号。

8.一种降低任意波信号输出抖动的装置，该装置用于实现权利要求1-7中任一项所述的降低任意波信号输出抖动的方法，其特征是，包括：

9.根据权利要求8所述的降低任意波信号输出抖动的装置，其特征是，还包括：

选择单元，用于判断数据波形信号样本点的高采样率是否是相应的DAC采样率的整数倍，当高采样率是DAC采样率的整数倍时，选择整数倍抽取单元对低通滤波处理后的数字波形信号样本点进行整数倍抽取处理；当高采样率不是DAC采样率的整数倍时，选择分数倍插值单元选择对低通滤波处理后的数字波形信号样本点进行分数倍插值处理。