CN109613336B - 一种任意长度fft多模信号频域分析装置及方法 - Google Patents

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Abstract

本发明公开了一种任意长度FFT多模信号频域分析装置及方法，属于多模信号频域分析领域，本发明装置包括4分频计数器、FFT输出数据帧计数器、DSP48E加法器、双口RAM存储单元和逻辑移位电路；嵌入式DSP48E加法器，包括DSP48E加法器输入使能触发信号模块和DSP48E加法器输出清零触发信号模块。本发明实现了灵活、动态、可实时加载的LTE‑Advanced Pro基带信号合成的需求；可高效地支持3D/FD‑MIMO、Massive CA等LTE‑Advanced Pro信号的实时合成处理。

Description

一种任意长度FFT多模信号频域分析装置及方法
技术领域
本发明属于多模信号频域分析领域，具体涉及一种任意长度FFT多模信号频域分析装置及方法。
背景技术
多模多频终端一致性测试作为验证多模多频终端对标准的符合程度，是检验和推进多模多频终端是否具备商用水平的关键协议规定，是有效避免终端制造商研发终端设备时对协议理解错误和射频指标有效控制的关键手段。对终端制造商而言在研发阶段就对终端进行入网前一致性测试，可以判断多模多频终端产品是否严格遵循相应的协议规定，满足标准指标要求，避免因理解的出入导致风险发生，避免终端入网后对设备和其他终端产生影响，避免引起认证测试周期的加长，严重影响制造商的项目进度，甚至造成项目的流产。
在对多模多频终端产品的各种检测和验证中，射频一致性测试是其中关键的一环，可以全面完成对终端整机设计方案的检验。通过测试过程，终端研发和生产企业可以不断地发现问题，解决问题，逐步完善设计方案，使终端的商用化程度不断提高。可以说，多模多频终端射频一致性测试是多模多频终端产品真正走向市场的第一步，其作用是不可替代的。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种任意长度FFT多模信号频域分析装置及方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的，本发明采用如下技术方案：
一种任意长度FFT多模信号频域分析装置，包括4分频计数器、FFT输出数据帧计数器、DSP48E加法器、双口RAM存储单元和逻辑移位电路；嵌入式DSP48E加法器，包括DSP48E加法器输入使能触发信号模块和DSP48E加法器输出清零触发信号模块；
4分频计数器，被配置为用于将FFT输出数据帧计数器输出的数据周期等间隔划分为4个均匀间隙，包括间隙0、间隙1、间隙2和间隙3；间隙0，被配置为用于指示读RAM数据；间隙1，被配置为用于指示读DSP48E加法器输出数据；间隙2，被配置为用于指示当FFT帧累加器达到门限值后清除DSP48E加法器输出数据；间隙3，被配置为用于指示将DSP48E加法器输出数据写入RAM；
FFT输出数据帧计数器，被配置为用于记录FFT帧累加的次数，方便根据实际标准制式通信信号的无线帧长度，对FFT帧进行累加；
DSP48E加法器，被配置为用于进行加法运算；
DSP48E加法器输入使能触发信号模块，被配置为用于控制DSP48E加法器进行加法运算，并在输出端更新DSP48E加法器的输出值；
DSP48E加法器输出清零触发信号模块，被配置为用于控制DSP48E加法器的输出端数值清零；
双口RAM存储单元，被配置为用于存储FFT输出数据帧计数器与DSP48E加法器输出的上一时刻频域数据；
逻辑移位电路，被配置为用于对FFT帧累加后的数值进行除法运算。
此外，本发明还提到一种任意长度FFT多模信号频域分析方法，该方法采用上所述的任意长度FFT多模信号频域分析装置，具体包括如下步骤：
步骤1：对DSP48E加法器和双口RAM存储单元的输出端口进行初始化；
步骤2：根据4分频计数器和FFT输出数据帧计数器完成预置动作，具体包括如下步骤：
步骤2.1：当4分频计数器输出数值为0时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路进行RAM读操作；
步骤2.2：当4分频计数器输出数值为1时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路进行加法运算操作；
步骤2.3：当4分频计数器输出数值为2时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路不做任何操作；
步骤2.4：当4分频计数器输出数值为3时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路进行RAM写操作；
步骤2.5：当4分频计数器输出数值为2时且FFT帧累加计数器计数值等于预置数值时，通过逻辑移位电路对DSP48E加法器进行清零操作，同时，输出最终累加值；
步骤2.6：当4分频计数器输出数值为3时且FFT帧累加计数器计数值等于预置数值时，DSP48E加法器完成RAM写零操作，实现RAM清零。
本发明所带来的有益技术效果：
实现了灵活、动态、可实时加载的LTE-Advanced Pro基带信号合成的需求；可高效地支持3D/FD-MIMO、Massive CA等LTE-Advanced Pro信号的实时合成处理。
附图说明
图1为本发明装置的原理框图。
图2为核心模块设计示意图。
图3为触发同步设计示意图。
图4为时序控制状态机设计示意图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
本发明一种用于符合LTE-Advanced Pro标准、5G空口信号标准的任意长度FFT频域分析装置，原理如图1所示，主要组成如下：(1)基于高速时钟(clkh)的4分频计数器模块(cnt_xk)，(2)基于高速时钟(clkh)的FFT输出数据帧计数器模块(cnt_fr)，(3)基于高速时钟(clkh)的DSP48E加法器输入使能触发信号模块(adder48b_ce)，(4)基于高速时钟(clkh)的DSP48E加法器输出清零触发信号模块(adder48b_sclr)，(5)基于高速时钟(clkh)的DSP48E加法器模块(adder48b)，(6)基于高速时钟(clkh)的双口RAM存储单元模块(ram48x1024)，(7)基于高速时钟(clkh)的逻辑移位电路模块(s_out)等。
本方案的核心设计思想是：利用加法器模块(adder48b)和缓存器模块(ram48x1024)相互配合，结合控制逻辑电路cnt_xk模块和cnt_fr模块分别产生4个关键控制信号：“adder48b_ce”、“adder48b_ce1d”(adder48b_ce信号延时1个clkh)、“adder48b_ce3d”(adder48b_ce信号延时3个clkh)和“adder48b_sclr”(adder48b_ce信号延时2个clkh且cnt_fr为门限值时)。其中，cnt_xk＝0时，取RAM数据；cnt_xk＝1时，取加法器输出值更新数据；cnt_xk＝2时，同时cnt_fr＝门限值时，加法器输出数据清零；cnt_xk＝3时，写RAM数据。核心模块设计如图2所示。
edone信号(慢速clk时钟域)是FFT模块标准输出信号，表示1帧长度数据即将开始输出。高速时钟(clkh)将edone信号看做是触发信号，计数器cnt_xk模块进行清零，结果是cnt_xk输出值为0、1、2、3，其开始位置0永远保持与FFT输出地址总线数据保持同步，即在xk_index数据保持时间周期内对应cnt_xk输出值为0、1、2、3。同理，高速时钟(clkh)把edone信号看做是触发信号进行检测并计数，当计数值(帧数)等于预设值(门限值)时，cnt_fr模块输出值清零。触发同步设计如图3所示。
具体逻辑控制思路为：整个电路一上电，芯片内所有端口输出初始状态值为0，因此，存储单元模块(ram48x1024)的内部初始值、加法器模块(adder48b)输出端口(s_out)也为0。本设计的逻辑控制思想为，在xk_index数值保持不变的周期内(等效于cnt_xk的4个周期长度)，利用cnt_xk与xk_index的同步关系，准确无误地进行如下操作：1)存储单元取数；2)取出数据与此时刻的对应的FFT输出数据进行加法运算；3)下一时刻加法运算输出结果存储进RAM中进行暂存。周而复始、循环操作，直至“帧计数器”值等于设定“门限值”时，操作步骤变为：1)存储单元取数；2)取出数据与此时刻的对应的FFT输出数据进行加法运算；3)下一时刻加法运算输出结果(最终累加结果值)进行整个装置的最终输出，同时把加法器输出结果清零；4)下一时刻加法运算输出结果(此时已经被清零)存储进RAM中进行暂存。时序控制状态机设计如图4所示。
本发明提供了一种用于符合LTE-Advanced Pro标准、5G空口信号标准的任意长度FFT频域分析方法，具体包括如下步骤：
步骤1：对DSP48E加法器和双口RAM存储单元的输出端口进行初始化；
步骤2：根据4分频计数器和FFT输出数据帧计数器完成预置动作，具体包括如下步骤：
步骤2.1：当4分频计数器输出数值为0时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路进行RAM读操作；
步骤2.2：当4分频计数器输出数值为1时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路进行加法运算操作；
步骤2.3：当4分频计数器输出数值为2时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路不做任何操作；
步骤2.4：当4分频计数器输出数值为3时且FFT帧累加计数器计数值小于预置数值时，通过逻辑移位电路进行RAM写操作；
步骤2.5：当4分频计数器输出数值为2时且FFT帧累加计数器计数值等于预置数值时，通过逻辑移位电路对DSP48E加法器进行清零操作，同时，输出最终累加值；
步骤2.6：当4分频计数器输出数值为3时且FFT帧累加计数器计数值等于预置数值时，DSP48E加法器完成RAM写零操作，实现RAM清零。
该方法原理清晰、架构合理，主要特征有：
1、基于FPGA平台，采用FFT处理单元+嵌入式双口RAM+嵌入式DSP48E加法器等实现频域数据迭代处理设计；
2、采用FPGA逻辑单元电路，实现参数控制可实时变化的迭代/累加次数，满足FFT时域大数据处理长度的任意变化设计；
3、采用低速工作主时钟+高速迭代辅时钟联合处理方式，确保在低速数据工作时间窗口内完成当前频域数据和上次频域数据的累加处理，且数据工作状态相对于其工作主时钟而言为实时更新。
本发明在解决技术问题方面采用的方案：
基于软件无线电理论、数字信号处理方法和嵌入式开发技术，应用于LTE-Advanced Pro移动通信标准标测试技术；在信令工作模式下或非信令工作模式下对LTE-AdvancedPro/LTE-Advanced/LTE/WCDMA/TD-SCDMA/GSM等3GPP标准信号和其他任何制式信号进行实时频谱分析。特别是对于那些大带宽、高采样率的数字信号频谱分析，有效克服FPGA内部嵌入式FFT处理单元处理深度最大点固定的局限性。该方案利用很小的有限长度的FFT处理单元，联合RAM、高速硬线加法器模块，通过迭代算法逻辑电路构造成一个可以处理任意长度信号的频谱分析装置。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。

Claims (2)

1.一种任意长度FFT多模信号频域分析装置，其特征在于：包括基于高速时钟(clkh)的4分频计数器模块、基于高速时钟(clkh)的FFT输出数据帧计数器模块、基于高速时钟(clkh)的DSP48E加法器输入使能触发信号模块、基于高速时钟(clkh)的DSP48E加法器输出清零触发信号模块、基于高速时钟(clkh)的DSP48E加法器模块、基于高速时钟(clkh)的双口RAM存储单元模块、基于高速时钟(clkh)的逻辑移位电路模块；
基于高速时钟(clkh)的4分频计数器模块，被配置为用于将基于高速时钟(clkh)的FFT输出数据帧计数器模块输出的数据周期等间隔划分为4个均匀间隙，包括间隙0、间隙1、间隙2和间隙3；间隙0，被配置为用于指示读RAM数据；间隙1，被配置为用于指示读基于高速时钟(clkh)的DSP48E加法器模块输出数据；间隙2，被配置为用于指示当FFT帧累加器达到门限值后清除基于高速时钟(clkh)的DSP48E加法器模块输出数据；间隙3，被配置为用于指示将基于高速时钟(clkh)的DSP48E加法器模块输出数据写入RAM；
基于高速时钟(clkh)的FFT输出数据帧计数器模块，被配置为用于记录FFT帧累加的次数，方便根据实际标准制式通信信号的无线帧长度，对FFT帧进行累加；
基于高速时钟(clkh)的DSP48E加法器模块，被配置为用于进行加法运算；
基于高速时钟(clkh)的DSP48E加法器输入使能触发信号模块，被配置为用于控制基于高速时钟(clkh)的DSP48E加法器模块进行加法运算，并在输出端更新基于高速时钟(clkh)的DSP48E加法器模块的输出值；
基于高速时钟(clkh)的DSP48E加法器输出清零触发信号模块，被配置为用于控制基于高速时钟(clkh)的DSP48E加法器模块的输出端数值清零；
基于高速时钟(clkh)的双口RAM存储单元模块，被配置为用于存储基于高速时钟(clkh)的FFT输出数据帧计数器模块与基于高速时钟(clkh)的DSP48E加法器模块输出的上一时刻频域数据；
基于高速时钟(clkh)的逻辑移位电路模块，被配置为用于对FFT帧累加后的数值进行除法运算。
2.一种任意长度FFT多模信号频域分析方法，其特征在于：采用如权利要求1所述的任意长度FFT多模信号频域分析装置，具体包括如下步骤：
步骤1：对基于高速时钟(clkh)的DSP48E加法器模块和基于高速时钟(clkh)的双口RAM存储单元模块的输出端口进行初始化；
步骤2：根据基于高速时钟(clkh)的4分频计数器模块和基于高速时钟(clkh)的FFT输出数据帧计数器模块完成预置动作，具体包括如下步骤：
步骤2.1：当基于高速时钟(clkh)的4分频计数器模块输出数值为0时且FFT帧累加计数器计数值小于预置数值时，通过基于高速时钟(clkh)的逻辑移位电路模块进行RAM读操作；
步骤2.2：当基于高速时钟(clkh)的4分频计数器模块输出数值为1时且FFT帧累加计数器计数值小于预置数值时，通过基于高速时钟(clkh)的逻辑移位电路模块进行加法运算操作；
步骤2.3：当基于高速时钟(clkh)的4分频计数器模块输出数值为2时且FFT帧累加计数器计数值小于预置数值时，通过基于高速时钟(clkh)的逻辑移位电路模块不做任何操作；
步骤2.4：当基于高速时钟(clkh)的4分频计数器模块输出数值为3时且FFT帧累加计数器计数值小于预置数值时，通过基于高速时钟(clkh)的逻辑移位电路模块进行RAM写操作；
步骤2.5：当基于高速时钟(clkh)的4分频计数器模块输出数值为2时且FFT帧累加计数器计数值等于预置数值时，通过基于高速时钟(clkh)的逻辑移位电路模块对基于高速时钟(clkh)的DSP48E加法器模块进行清零操作，同时，输出最终累加值；
步骤2.6：当基于高速时钟(clkh)的4分频计数器模块输出数值为3时且FFT帧累加计数器计数值等于预置数值时，基于高速时钟(clkh)的DSP48E加法器模块完成RAM写零操作，实现RAM清零。
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