CN109581206B - 基于部分扫描的集成电路故障注入攻击模拟方法 - Google Patents

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Abstract

本发明公开了一种基于部分扫描的集成电路故障注入攻击模拟方法，用于实现使用FPGA的部分扫描电路的故障注入攻击模拟。主要方法步骤包括：预处理、设置、生成及注入模拟。本发明实现了基于部分扫描方法的低开销故障注入攻击模拟；通过在网表中***部分扫描链，添加电路控制模块等故障注入逻辑模拟故障注入攻击；通过PCIe端口，将控制信号由PC传输到FPGA，由控制模块处理后，实现故障注入。该方法仿真速度快，逻辑开销低。

Description

基于部分扫描的集成电路故障注入攻击模拟方法
技术领域
本发明涉及集成电路安全领域，尤其涉及一种基于部分扫描的集成电路故障注入攻击模拟方法。
背景技术
故障注入攻击已经成为攻击芯片的一种有效方法[1]。现有的集成电路抗故障注入攻击能力评估方法主要有芯片测试[2-3]，硬件模拟[4-5]和软件仿真[6-7]。芯片测试对成品芯片进行实际的故障注入攻击，测试效率低费用高，发现问题后，设计修改周期和成本极高。在设计阶段，评估集成电路的抗故障注入攻击能力是十分必要的。软件仿真运行速度较慢，而故障模型空间大，故障数据量较多，仿真时间过长。硬件模拟利用FPGA开发平台，实现在设计阶段模拟故障注入攻击，仿真速度快，故障注入精准。
基于全扫描的集成电路故障注入攻击模拟方法，会带来极大的逻辑开销[4]。本发明使用了部分扫描方法的待测电路，来减少电路的资源开销，用来减少开发成本或可对更大的电路进行故障注入攻击。
参考文献：
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发明内容
本发明的目的在于克服上述背景技术存在的缺陷，提供一种基于部分扫描的集成电路故障注入攻击模拟方法。通过在电路综合后的网表中选取部分D触发器***扫描链，实现集成电路故障注入攻击模拟，降低了资源开销，实现了硬件故障注入攻击仿真的自动化。
本发明的目的是通过以下技术方案实现的：基于部分扫描的集成电路故障注入攻击模拟方法,具体包括如下步骤：
步骤1)：综合待测电路生成电路网表；
步骤2)：在电路网表中***扫描链；
步骤3)：将网表与控制模块构成的硬件架构，经过综合布局布线实现后配置到FPGA；
步骤4):根据网表信息，包括：扫描链长度，D触发器分组数量，以及电路基本输入长度，生成电路控制向量；
步骤5):由于部分扫描的可观测性有限，因此对待测电路进行功能仿真，获取电路D触发器正常运行状态的值。
步骤6):指定故障类型，对电路中D触发器正常状态值进行修改；
步骤7):利用SAT工具，对修改后电路中的状态值生成故障向量；
步骤8):使用PCIe端口，通过主机PC端向FPGA传输生成的向量数据；
步骤9):通过电路控制向量以及故障向量，对电路中所有D触发器实现完全控制；
步骤10):收集故障数据，以待后续的评估。
所述步骤2)中利用平衡结构以及触发器分组添加使能端的方法，实现基于部分扫描链的低成本电路状态控制，即***扫描链后的电路中D触发器的完全可控性。
所述步骤8)中利用PCIe工具wupper实现数据的传递。
所述步骤9)中控制模块处理向量的过程为：
(1)启动仿真向量，储存扫描量长度、D触发器分组数量信息；
(2)向扫描链注入扫描链向量；
(3)电路基本输入设置为电路基本输入向量；
(4)故障周期向量，控制待测电路注入故障后的运行周期。
与现有技术相比，本发明具有的优点：
本发明基于部分扫描，通过在原始网表中选取部分寄存器作为扫描寄存器，对原始网表进行扫描链***、故障注入控制模块以及顶层据传输模块生成新网表。通过控制部分扫描寄存器和电路基本输入，实现对电路中D触发器的全可控。降低资源消耗，实现低资源消耗和高效率的集成电路故障注入攻击自动模拟；整个模拟过程对用户透明,用户只需提供待测电路设计源码和输入向量，本发明装置给出待测电路设计的故障注入攻击模拟输出。
附图说明
图1是本发明的流程框图。
图2是基于部分扫描的故障注入硬件模拟的整体架构。
图3是针对ISCAS基准电路中的S1238电路生成的测试向量。
具体实施方式
下面通过具体实施例和附图对本发明作进一步的说明。本发明的实施例是为了更好地使本领域的技术人员更好地理解本发明，并不对本发明作任何的限制。
本发明的技术方案是基于部分扫描的集成电路故障注入攻击模拟方法,如图1所示，具体步骤如下：
步骤1，综合待测电路生成电路网表；
步骤2，在电路网表中***扫描链；
步骤3，将网表与控制模块构成的硬件架构，经过综合布局布线实现后配置到FPGA；
步骤4，根据网表信息，包括：扫描链长度，D触发器分组数量，以及电路基本输入长度，生成电路控制向量；
步骤5，对待测电路进行功能仿真，获取电路D触发器正常运行状态的值。
步骤6，指定故障类型，对电路中D触发器正常状态值进行修改；
步骤7，利用SAT工具，对修改后电路中的状态值生成故障向量；
步骤8，使用PCIe端口，通过主机PC端向FPGA传输生成的向量数据，如图2所示，向量数据，经由PCIe端口，传输至FPGA，并暂存于数据接收模块；
步骤9，由控制模块，提取向量数据，控制故障注入攻击模拟过程。ISCAS基准电路中的S1238，其扫描链长度为7，D触发器分组数量为3。向量数据如图3所示，vector[1]为故障注入模拟启动向量，同时提供了扫描链长度以及D触发器分组数量。vector[2]为第一个D触发器分组的扫描链向量，vector[3]为第一个D触发器分组的电路基本输入向量。vector[3]-vector[6]为后两个D触发器分组的向量。vector[7]表示电路注入故障后的运行周期；
步骤10，收集故障数据，以待后续的评估。
本发明的方法步骤主要包括：首先预处理待测电路：将待测电路设计源码综合成网表，将电路处理为平衡结构，选取部分D触发器成为扫描触发器。对电路中其余D触发器分组，每组添加使能端。利用电路基本输入和扫描链实现对电路中D触发器的控制。
其次，设置故障模型：对待测电路进行功能仿真，获取电路原始仿真数据，并指定故障注入周期、故障注入位置，设定D触发器指定值。
然后，生成测试向量：根据设定的D触发器的指定值，利用SAT工具，求解出对应的控制向量，包括扫描链向量及电路基本输入向量。生成仿真过程控制向量，包括：启动仿真向量(包含扫描链长度、D触发器组数信息)以及故障周期向量(故障注入后的运行周期)。
最后，故障注入模拟：将***扫描链的待测电路、控制电路、顶层接口电路综合布局布线成bit流文件并通过JTAG线下载到FPGA内。将FPGA通过PCIe接口配置到PC的主板上。通过PCIe端口将所有仿真向量传递到控制模块，控制仿真过程的运行。其中，利用PCIe工具wupper实现数据的传递。控制模块接收仿真向量顺序为：1)启动仿真向量，储存扫描量长度、D触发器分组数量信息。2)扫描链扫入扫描链向量。3)电路基本输入设置为电路基本输入向量。4)故障周期向量，控制待测电路注入故障后的运行周期。运行指定周期后，得到故障注入后的待测电路结果。

Claims (1)

1.基于部分扫描的集成电路故障注入攻击模拟方法,其特征在于，具体包括如下步骤：
步骤1)：综合待测电路生成电路网表；
步骤2)：在电路网表中***扫描链；
步骤3)：将网表与控制模块构成的硬件架构，经过综合布局布线实现后配置到FPGA；
步骤4):根据网表信息，包括：扫描链长度，D触发器分组数量，以及电路基本输入长度，生成电路控制向量；
步骤5):由于部分扫描的可观测性有限，因此对待测电路进行功能仿真，获取电路D触发器正常运行状态的值；
步骤6):指定故障类型，对电路中D触发器正常状态值进行修改；
步骤7):利用SAT工具，对修改后电路中的状态值生成故障向量；
步骤8):使用PCIe端口，通过主机PC端向FPGA传输生成的向量数据；
步骤9):通过电路控制向量以及故障向量，对电路中所有D触发器实现完全控制；
步骤10):收集故障数据，以待后续的评估；
所述步骤2)中利用平衡结构以及触发器分组添加使能端的方法，实现基于部分扫描链的低成本电路状态控制，即***扫描链后的电路中D触发器的完全可控性；
所述步骤8)中利用PCIe工具wupper实现数据的传递；
所述步骤9)中控制模块处理向量的过程为：
(1)启动仿真向量，储存扫描量长度、D触发器分组数量信息；
(2)向扫描链注入扫描链向量；
(3)电路基本输入设置为电路基本输入向量；
(4)故障周期向量，控制待测电路注入故障后的运行周期。
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