CN109545130A - 显示装置 - Google Patents

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Abstract

本申请提供一种显示装置，所述显示装置包括多个像素。每个像素包括：第一晶体管，包括第一栅电极、第一源区和第一漏区；第二晶体管，连接至第一晶体管的第一源区；第三晶体管，连接至第一晶体管的第一栅电极和第一漏区；第五晶体管，连接至第一晶体管的第一源区；以及第六晶体管，连接至第一晶体管的第一漏区。所述像素包括设置为彼此邻近的第一像素和第二像素。第一像素和第二像素共享连接至第一像素的第三晶体管和第二像素的第三晶体管的第四晶体管，并且共享连接至第一像素的第六晶体管和第二像素的第六晶体管的第七晶体管。

Description

显示装置
相关申请的交叉引用
本申请要求于2017年9月21日提交的第10-2017-0121820号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明涉及一种显示装置。
背景技术
有机发光二极管(OLED)显示器包括两个电极和插置于两个电极之间的有机发射层。从一个电极注入的电子和从另一个电极注入的空穴在有机发射层中结合以产生激子。所产生的激子从激发态跃迁至基态，释放能量以发光。
有机发光二极管显示器包括多个像素，每个像素包括用作自发光元件的有机发光二极管。在每个像素中形成用于驱动有机发光二极管的多个晶体管和至少一个电容器。
为提高有机发光二极管显示器的分辨率，可以通过减小一个像素的面积来增加像素的总体数量。在此情况下，由于包括在一个像素中的多个薄膜晶体管和电容器占据的面积，减小一个像素的面积存在限制。
发明内容
示例性实施例提供一种能够通过减小一个像素的面积以增加像素的总体数量而具有提高的分辨率的显示装置。
根据示例性实施例的显示装置包括多个像素。所述多个像素中的每个包括：第一晶体管，包括第一栅电极、第一源区和第一漏区；第二晶体管，连接至第一晶体管的第一源区；第三晶体管，连接至第一晶体管的第一栅电极和第一漏区；第五晶体管，连接至第一晶体管的第一源区；以及第六晶体管，连接至第一晶体管的第一漏区。所述多个像素包括设置为彼此邻近的第一像素和第二像素。第一像素和第二像素共享连接至第一像素的第三晶体管和第二像素的第三晶体管的第四晶体管，并且共享连接至第一像素的第六晶体管和第二像素的第六晶体管的第七晶体管。
在示例性实施例中，显示装置还包括：第一扫描线，连接至第一像素的第二晶体管和第三晶体管；第二扫描线，连接至第一像素和第二像素的第四晶体管和第七晶体管；以及第三扫描线，连接至第二像素的第二晶体管和第三晶体管。
在示例性实施例中，显示装置还包括：初始化电压线，连接至第一像素和第二像素的第四晶体管和第七晶体管。
在示例性实施例中，第一像素和第二像素的第四晶体管包括：第四栅电极，连接至第二扫描线；第四源电极，连接至初始化电压线；以及第四漏区，连接至第一晶体管和第三晶体管。
在示例性实施例中，第一像素和第二像素的第七晶体管包括：第七栅电极，连接至第二扫描线；第七源区，连接至第六晶体管；以及第七漏区，连接至初始化电压线。
在示例性实施例中，显示装置还包括：连接构件，连接第一像素的第一晶体管和第一像素的第三晶体管。
在示例性实施例中，第一像素的第三晶体管包括：第三栅电极、第三源区和第三漏区，并且连接构件连接第一像素的第一晶体管的第一栅电极和第一像素的第三晶体管的第三漏区。
在示例性实施例中，第一像素的第三晶体管与第一像素和第二像素的第四晶体管直接连接。
在示例性实施例中，显示装置还包括：连接构件，连接第二像素的第一晶体管、第二像素的第三晶体管以及第一像素和第二像素的第四晶体管。
在示例性实施例中，第二像素的第三晶体管包括：第三栅电极、第三源区和第三漏区，并且连接构件连接第二像素的第一晶体管的第一栅电极和第二像素的第三晶体管的第三漏区。
在示例性实施例中，第一像素和第二像素的第四晶体管包括：第四栅电极、第四源区和第四漏区，并且连接构件连接第二像素的第三晶体管的第三漏区和第一像素和第二像素的第四晶体管的第四漏区。
在示例性实施例中，显示装置还包括：连接构件，连接第一像素的第六晶体管、第二像素的第六晶体管以及第一像素和第二像素的第七晶体管。
在示例性实施例中，第一像素的第六晶体管包括：第六栅电极、第六源区和第六漏区，第一像素和第二像素的第七晶体管包括：第七栅电极、第七源区和第七漏区，并且连接构件连接第一像素的第六晶体管的第六漏区和第一像素和第二像素的第七晶体管的第七源区。
在示例性实施例中，第二像素的第六晶体管包括：第六栅电极、第六源区和第六漏区，并且连接构件连接第二像素的第六晶体管的第六漏区和第一像素和第二像素的第七晶体管的第七源区。
在示例性实施例中，第一像素和第二像素在第一方向上彼此邻近，并且所述多个像素还包括：第三像素，在第二方向上邻近于第一像素；以及第四像素，在第一方向上邻近于第三像素。第二方向不同于第一方向。
在示例性实施例中，第二方向基本上垂直于第一方向，并且第四像素在第二方向上邻近于第二像素。
在示例性实施例中，显示装置还包括：驱动电压线，设置在第一像素和第三像素之间以及第二像素和第四像素之间。第一像素的第五晶体管、第二像素的第五晶体管、第三像素的第五晶体管以及第四像素的第五晶体管连接至驱动电压线。
在示例性实施例中，显示装置还包括：第一数据线，连接至第一像素的第二晶体管和第二像素的第二晶体管；以及第二数据线，连接至第三像素的第二晶体管和第四像素的第二晶体管。
在示例性实施例中，驱动电压线设置在第一数据线和第二数据线之间。
在示例性实施例中，第三像素和第四像素共享连接至第三像素的第三晶体管和第四像素的第三晶体管的第四晶体管，并且共享连接至第三像素的第六晶体管和第四像素的第六晶体管的第七晶体管。
根据示例性实施例，显示装置包括多个像素。所述多个像素中的每个包括第一晶体管，所述第一晶体管包括第一栅电极、第一源区、第一沟道区以及第一漏区。所述多个像素包括：设置为在第一方向上彼此邻近的第一像素和第二像素、设置为在第二方向上邻近于第一像素的第三像素以及设置为在第一方向上邻近于第三像素的第四像素。第一方向和第二方向不同。第一沟道区具有弯曲形状，第一像素的第一沟道区和第二像素的第一沟道区彼此对称，并且第一像素的第一沟道区和第三像素的第一沟道区彼此对称。
在示例性实施例中，所述多个像素中的每个包括：第二晶体管，连接至第一晶体管的第一源区并且包括第二沟道区；第三晶体管，连接至第一晶体管的第一栅电极和第一漏区并且包括第三沟道区；第五晶体管，连接至第一晶体管的第一源区并且包括第五沟道区；以及第六晶体管，连接至第一晶体管的第一漏区并且包括第六沟道区。第一像素的第二沟道区、第三沟道区、第五沟道区和第六沟道区与第二像素的第二沟道区、第三沟道区、第五沟道区和第六沟道区彼此对称。第一像素的第二沟道区、第三沟道区、第五沟道区和第六沟道区与第三像素的第二沟道区、第三沟道区、第五沟道区和第六沟道区彼此对称。
在示例性实施例中，第二方向基本上垂直于第一方向，并且第四像素在第二方向上邻近于第二像素。
在示例性实施例中，第四像素的第一沟道区、第二沟道区、第三沟道区、第五沟道区和第六沟道区与第二像素的第一沟道区、第二沟道区、第三沟道区、第五沟道区和第六沟道区彼此对称。
在示例性实施例中，第一像素和第二像素包括：第四晶体管，连接至第一像素的第三晶体管和第二像素的第三晶体管；以及第七晶体管，连接至第一像素的第六晶体管和第二像素的第六晶体管。
根据示例性实施例，通过减小一个像素的面积来增加像素的总体数量，可以提高显示装置的分辨率。
附图说明
通过参照附图详细描述本发明的示例性实施例，上述和其他特征将变得更明显，其中：
图1是根据示例性实施例的显示装置的多个像素的等效电路图。
图2是根据示例性实施例的显示装置的多个像素中的第一像素的等效电路图。
图3是根据示例性实施例的显示装置的多个像素中的第二像素的等效电路图。
图4是根据示例性实施例的显示装置的多个像素中的第三像素的等效电路图。
图5是根据示例性实施例的显示装置的多个像素中的第四像素的等效电路图。
图6是示出根据示例性实施例的显示装置中的设置为彼此邻近的多个像素的俯视平面图。
图7是示出根据示例性实施例的图6的多个像素中的第一像素的俯视平面图。
图8是示出根据示例性实施例的图6的多个像素中的第二像素的俯视平面图。
图9是示出根据示例性实施例的图6的多个像素中的第三像素的俯视平面图。
图10是示出根据示例性实施例的图6的多个像素中的第四像素的俯视平面图。
图11是示出根据示例性实施例的显示装置的有源图案的俯视平面图。
图12是示出根据示例性实施例的显示装置的第一导电层的俯视平面图。
图13是示出根据示例性实施例的显示装置的第二导电层的俯视平面图。
图14是示出根据示例性实施例的显示装置的第三导电层的俯视平面图。
图15是根据示例性实施例的沿着图6的线XV-XV截取的截面图。
图16是根据示例性实施例的沿着图6的线XVI-XVI截取的截面图。
图17是根据示例性实施例的沿着图6的线XVII-XVII截取的截面图。
图18是根据示例性实施例的沿着图6的线XVIII-XVIII截取的截面图。
具体实施方式
在下文中，将参照附图更充分地描述示例性实施例。在整个附图中，相同的附图标记可以指代相同的元件。
为了方便描述，文中可使用诸如“在…之下”、“在…下方”、“下部”、“在…下面”、“在…上方”、“上部”等空间相对术语来描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解的是，除附图中描绘的方位之外，空间相对术语旨在还包含装置在使用中或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为在其它元件或特征“下方”或“之下”或“下面”的元件将然后被定位在其它元件或特征“上方”。因此，示例性术语“在…下方”和“在…下面”可以包含在…上方和在…下方两种方位。此外，还将理解的是，当一个层被称作“在”两层“之间”时，该层可以是两层之间的唯一层，或者还可以存在一个或更多个中间层。
将理解的是，当诸如膜、区域、层或元件的部件被称作“在”另一部件“上”、“连接到”、“结合到”或“邻近于”另一部件时，该部件可以直接在所述另一部件上、直接连接到、直接结合到或直接邻近于所述另一部件，或者可以存在中间部件。还将理解的是，当部件被称作“在”两个部件“之间”时，该部件可以是所述两个部件之间的唯一部件，或者还可以存在一个或更多个中间部件。还将理解的是，当部件被称作“覆盖”另一部件时，该部件可以是覆盖所述另一部件的唯一部件，或者一个或更多个中间部件也可以覆盖所述另一部件。
将理解的是，虽然在文中使用术语“第一”、“第二”、“第三”等来区分一个元件与另一个元件，但是这些元件不受这些术语的限制。因此，在示例性实施例中的“第一”元件可以在另一示例性实施例中被描述为“第二”元件。
在文中，当两个或更多个元件或值被描述为彼此基本上相同或彼此大致相等时，将理解的是，所述元件或值彼此相等，彼此无法区分，或者彼此可区分但本领域普通技术人员将理解为功能上彼此相同。还将理解的是，当两个部件或方向被描述为彼此基本上平行地或垂直地延伸时，所述两个部件或方向彼此精确地平行或垂直地延伸，或者彼此近似地平行或垂直地延伸，正如本领域普通技术人员所理解的那样。
此外，如文中所述的，短语“在平面上”意味着从上部观察对象部分，并且短语“在截面上”意味着从侧面垂直切割的截面观察对象部分。
将参照图1至图5描述根据示例性实施例的显示装置。
图1是根据示例性实施例的显示装置的多个像素的等效电路图。图1示出彼此邻近的四个像素的等效电路图。图2是根据示例性实施例的显示装置的多个像素中的第一像素的等效电路图。图3是根据示例性实施例的显示装置的多个像素中的第二像素的等效电路图。图4是根据示例性实施例的显示装置的多个像素中的第三像素的等效电路图。图5是根据示例性实施例的显示装置的多个像素中的第四像素的等效电路图。图1共同示出在图2至图5中示出的第一像素至第四像素。
如图1至图5中所示，根据示例性实施例的显示装置包括多个像素PX1、PX2、PX3和PX4以及用于根据图像信号显示图像的多个信号线151、152、153a、153b、154、171a、171b和172。所述多个像素PX1、PX2、PX3和PX4中的每个包括：第一晶体管1T1、2T1、3T1和4T1，第二晶体管1T2、2T2、3T2和4T2，第三晶体管1T3、2T3、3T3和4T3，第五晶体管1T5、2T5、3T5和4T5，以及第六晶体管1T6、2T6、3T6和4T6。此外，所述多个像素PX1、PX2、PX3和PX4中的每个可以包括电容器Cst1、Cst2、Cst3和Cst4以及至少一个发光二极管(LED)ED1、ED2、ED3和ED4。在本示例性实施例中，描述了其中像素PX1、PX2、PX3和PX4中的每个包括发光二极管(LED)ED1、ED2、ED3和ED4之一的示例。
所述多个像素PX1、PX2、PX3和PX4可以包括第一像素PX1、第二像素PX2、第三像素PX3和第四像素PX4。第一像素PX1和第二像素PX2可以在第一方向D1上彼此邻近，并且第三像素PX3和第四像素PX4可以在第一方向D1上彼此邻近。例如，在示例性实施例中，第一像素PX1和第二像素PX2在第一方向D1上彼此邻近，而没有中间像素置于其间(例如，第一像素PX1和第二像素PX2设置为在第一方向D1上彼此直接邻近)，并且第三像素PX3和第四像素PX4设置为在第一方向D1上彼此邻近，而没有中间像素置于其间(例如，第三像素PX3和第四像素PX4设置为在第一方向D1上彼此直接邻近)。第一像素PX1和第三像素PX3可以在第二方向D2上彼此邻近，并且第二像素PX2和第四像素PX4可以在第二方向D2上彼此邻近。例如，在示例性实施例中，第一像素PX1和第三像素PX3在第二方向D2上彼此邻近，而没有中间像素置于其间(例如，第一像素PX1和第三像素PX3设置为在第二方向D2上彼此直接邻近)，并且第二像素PX2和第四像素PX4在第二方向D2上彼此邻近，而没有中间像素置于其间(例如，第二像素PX2和第四像素PX4设置为在第二方向D2上彼此直接邻近)。第一方向D1和第二方向D2彼此不同，并且第二方向D2可以基本上垂直于第一方向D1。例如，第一方向D1可以是垂直方向，并且第二方向D2可以是与第一方向D1交叉的水平方向。
第一像素PX1和第二像素PX2包括共享的第四晶体管12T4和第七晶体管12T7。即，第一像素PX1和第二像素PX2中的每个不包括其自身的第四晶体管12T4。而是，第一像素PX1和第二像素PX2共享第四晶体管12T4。类似地，第一像素PX1和第二像素PX2中的每个不包括其自身的第七晶体管12T7。而是，第一像素PX1和第二像素PX2共享第七晶体管12T7。第三像素PX3和第四像素PX4包括共享的第四晶体管34T4和第七晶体管34T7。即，第三像素PX3和第四像素PX4中的每个不包括其自身的第四晶体管34T4。而是，第三像素PX3和第四像素PX4共享第四晶体管34T4。类似地，第三像素PX3和第四像素PX4中的每个不包括其自身的第七晶体管34T7。而是，第三像素PX3和第四像素PX4共享第七晶体管34T7。
即，第一晶体管1T1、2T1、3T1和4T1，第二晶体管1T2、2T2、3T2和4T2，第三晶体管1T3、2T3、3T3和4T3，第五晶体管1T5、2T5、3T5和4T5，以及第六晶体管1T6、2T6、3T6和4T6被包括在像素PX1、PX2、PX3和PX4中的每个中。第四晶体管12T4和第四晶体管34T4以及第七晶体管12T7和第七晶体管34T7的其中之一形成用于像素PX1、PX2、PX3和PX4的两个相邻像素，并且两个邻近的像素PX1、PX2、PX3和PX4共享第四晶体管12T4和第四晶体管34T4以及第七晶体管12T7和第七晶体管34T7。
以此方式，在本示例性实施例中，使用七个晶体管和一个电容器来驱动像素PX1、PX2、PX3和PX4中的每个。并未在像素PX1、PX2、PX3和PX4中的每个中都形成有七个晶体管。而是，根据示例性实施例，形成五个晶体管用于像素PX1、PX2、PX3和PX4中的每个，并且像素PX1、PX2、PX3和PX4中的两个邻近的像素共享两个晶体管。因此，存在这样的效果：像素PX1、PX2、PX3和PX4中的每个基本上包括六个晶体管和一个电容器。因此，可以减小被晶体管占用的面积，并且可以减小一个像素的面积，因此，可以通过增加像素的总体数量来提高分辨率。
信号线151、152、153a、153b、154、171a、171b和172可以包括多个扫描线151、152和154，多个控制线153a和153b，多个数据线171a和171b，以及驱动电压线172。
所述多个扫描线151、152和154可以分别传输扫描信号GW(n-1)、GI(n)和GW(n)。扫描信号GW(n-1)、GI(n)和GW(n)可以传输栅极导通电压和栅极截止电压以导通/截止第二晶体管1T2、2T2、3T2和4T2，第三晶体管1T3、2T3、3T3和4T3，第四晶体管12T4和第四晶体管34T4，以及第七晶体管12T7和第七晶体管34T7。
扫描线151、152和154包括传输第一扫描信号GW(n-1)的第一扫描线151、传输第二扫描信号GI(n)的第二扫描线152以及传输第三扫描信号GW(n)的第三扫描线154。第一扫描信号GW(n-1)、第二扫描信号GI(n)和第三扫描信号GW(n)可以具有在不同的时间施加的栅极导通电压。例如，当第一扫描信号GW(n-1)是在一个帧期间施加的扫描信号中的第n个扫描信号(n是1或更大的自然数)时，第二扫描信号GI(n)可以是诸如第(n-1)个扫描信号的先前扫描信号，并且第三扫描信号GW(n)可以是诸如第(n+1)个扫描信号的下一个扫描信号。
第一扫描线151连接至第一像素PX1的第二晶体管1T2、第一像素PX1的第三晶体管1T3、第三像素PX3的第二晶体管3T2以及第三像素PX3的第三晶体管3T3。第二扫描线152连接至第一像素PX1和第二像素PX2之间共享的第四晶体管12T4、第一像素PX1和第二像素PX2之间共享的第七晶体管12T7、第三像素PX3和第四像素PX4之间共享的第四晶体管34T4以及第三像素PX3和第四像素PX4之间共享的第七晶体管34T7。第三扫描线154连接至第二像素PX2的第二晶体管2T2、第二像素PX2的第三晶体管2T3、第四像素PX4的第二晶体管4T2以及第四像素PX4的第三晶体管4T3。在示例性实施例中，第一像素PX1的第三晶体管1T3与第一像素PX1和第二像素PX2的第四晶体管12T4直接连接。
控制线153a和153b可以传输控制信号EM(n-1)和EM(n)，并且具体地可以传输发光控制信号，所述发光控制信号控制包括在像素PX1、PX2、PX3和PX4中的发光二极管(LED)ED1、ED2、ED3和ED4的发射。由控制线153a和153b传输的控制信号可以是栅极导通电压和栅极截止电压，并且可以具有与由扫描线151、152和154传输的扫描信号不同的波形。
控制线153a和153b可以包括第一控制线153a和第二控制线153b。第一控制线153a连接至第一像素PX1的第五晶体管1T5、第一像素PX1的第六晶体管1T6、第三像素PX3的第五晶体管3T5以及第三像素PX3的第六晶体管3T6。第二控制线153b连接至第二像素PX2的第五晶体管2T5、第二像素PX2的第六晶体管2T6、第四像素PX4的第五晶体管4T5以及第四像素PX4的第六晶体管4T6。
数据线171a和171b可以传输数据信号D(m)和D(m+1)，并且驱动电压线172可以传输驱动电压ELVDD。数据信号D(m)和D(m+1)根据输入至显示装置的图像信号而可以具有各种电压电平，并且驱动电压ELVDD可以具有基本上恒定的电平。
数据线171a和171b可以包括第一数据线171a和第二数据线171b。第一数据线171a连接至第一像素PX1的第二晶体管1T2和第二像素PX2的第二晶体管2T2。第二数据线171b连接至第三像素PX3的第二晶体管3T2和第四像素PX4的第二晶体管4T2。
像素PX1、PX2、PX3和PX4中的每个的第一晶体管1T1、2T1、3T1和4T1的栅电极1G1、2G1、3G1和4G1通过驱动栅节点GN1、GN2、GN3和GN4连接至电容器Cst1、Cst2、Cst3和Cst4的一端Cst1a、Cst2a、Cst3a和Cst4a。像素PX1、PX2、PX3和PX4中的每个的第一晶体管1T1、2T1、3T1和4T1的源电极1S1、2S1、3S1和4S1经由第五晶体管1T5、2T5、3T5和4T5连接至驱动电压线172。像素PX1、PX2、PX3和PX4中的每个的第一晶体管1T1、2T1、3T1和4T1的漏电极1D1、2D1、3D1和4D1经由第六晶体管1T6、2T6、3T6和4T6电连接至发光二极管(LED)ED1、ED2、ED3和ED4的阳极。像素PX1、PX2、PX3和PX4中的每个的第一晶体管1T1、2T1、3T1和4T1根据第二晶体管1T2、2T2、3T2和4T2的开关操作来接收由数据线171a和171b传输的数据信号D(m)和D(m+1)以将驱动电流Id供给到发光二极管(LED)ED1、ED2、ED3和ED4。
第一像素PX1的第二晶体管1T2的栅电极1G2和第三像素PX3的第二晶体管3T2的栅电极3G2连接至第一扫描线151。第一像素PX1的第二晶体管1T2的源电极1S2连接至第一数据线171a，并且第一像素PX1的第二晶体管1T2的漏电极1D2在连接至第一晶体管1T1的源电极1S1的同时经由第五晶体管1T5连接至驱动电压线172。第一像素PX1的第二晶体管1T2根据通过第一扫描线151传输的第一扫描信号GW(n-1)而导通，从而将从第一数据线171a传输的第一数据信号D(m)传输到第一晶体管1T1的源电极1S1。第三像素PX3的第二晶体管3T2的源电极3S2连接至第二数据线171b，并且第三像素PX3的第二晶体管3T2的漏电极3D2在连接至第一晶体管3T1的源电极3S1的同时经由第五晶体管3T5连接至驱动电压线172。第三像素PX3的第二晶体管3T2根据通过第一扫描线151传输的第一扫描信号GW(n-1)而导通，从而将从第二数据线171b传输的第二数据信号D(m+1)传输到第一晶体管3T1的源电极3S1。
第二像素PX2的第二晶体管2T2的栅电极2G2和第四像素PX4的第二晶体管4T2的栅电极4G2连接至第三扫描线154。第二像素PX2的第二晶体管2T2的源电极2S2连接至第一数据线171a。第二像素PX2的第二晶体管1T2的漏电极2D2在连接至第一晶体管2T1的源电极2S1的同时经由第五晶体管2T5连接至驱动电压线172。第二像素PX2的第二晶体管2T2根据通过第三扫描线154传输的第三扫描信号GW(n)而导通，从而将从第一数据线171a传输的第一数据信号D(m)传输到第一晶体管2T1的源电极2S1。第四像素PX4的第二晶体管4T2的源电极4S2连接至第二数据线171b。第四像素PX4的第二晶体管4T2的漏电极4D2在连接至第一晶体管4T1的源电极4S1的同时经由第五晶体管4T5连接至驱动电压线172。第四像素PX4的第二晶体管4T2根据通过第三扫描线154传输的第三扫描信号GW(n)而导通，从而将从第二数据线171b传输的第二数据信号D(m+1)传输到第一晶体管4T1的源电极4S1。
第一像素PX1的第三晶体管1T3的栅电极1G3和第三像素PX3的第三晶体管3T3的栅电极3G3连接至第一扫描线151。第一像素PX1的第三晶体管1T3的源电极1S3在连接至第一晶体管1T1的漏电极1D1的同时经由第六晶体管1T6连接至发光二极管(LED)ED1的阳极。第一像素PX1的第三晶体管1T3的漏电极1D3连接至在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的漏电极12D4、电容器Cst1的一端Cst1a以及第一晶体管1T1的栅电极1G1。第一像素PX1的第三晶体管1T3根据通过第一扫描线151传输的第一扫描信号GW(n-1)而导通以连接第一晶体管1T1的栅电极1G1和漏电极1D1，从而以二极管方式连接第一晶体管1T1。第三像素PX3的第三晶体管3T3的源电极3S3在连接至第一晶体管3T1的漏电极3D1的同时经由第六晶体管3T6连接至发光二极管(LED)ED3的阳极。第三像素PX3的第三晶体管3T3的漏电极3D3连接至在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的漏电极34D4、电容器Cst3的一端Cst3a以及第一晶体管3T1的栅电极3G1。第三像素PX3的第三晶体管3T3根据第一扫描线151的第一扫描信号GW(n-1)而导通以连接第一晶体管3T1的栅电极3G1和漏电极3D1，从而以二极管方式连接第一晶体管3T1。
第二像素PX2的第三晶体管2T3的栅电极2G3和第四像素PX4的第三晶体管4T3的栅电极4G3连接至第三扫描线154。第二像素PX2的第三晶体管2T3的源电极2S3在连接至第一晶体管2T1的漏电极2D1的同时经由第六晶体管2T6连接至发光二极管(LED)ED2的阳极。第二像素PX2的第三晶体管2T3的漏电极2D3连接至在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的漏电极12D4、电容器Cst2的一端Cst2a以及第一晶体管2T1的栅电极2G1。第二像素PX2的第三晶体管2T3根据通过第三扫描线154传输的第三扫描信号GW(n)而导通以连接第一晶体管2T1的栅电极2G1和漏电极2D1，从而以二极管方式连接第一晶体管2T1。第四像素PX4的第三晶体管4T3的源电极4S3在连接至第一晶体管4T1的漏电极4D1的同时经由第六晶体管4T6连接至发光二极管(LED)ED4的阳极。第四像素PX4的第三晶体管4T3的漏电极4D3连接至在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的漏电极34D4、电容器Cst4的一端Cst4a以及第一晶体管4T1的栅电极4G1。第四像素PX4的第三晶体管4T3根据通过第三扫描线154传输的第三扫描信号GW(n)而导通以连接第一晶体管4T1的栅电极4G1和漏电极4D1，从而以二极管方式连接第一晶体管4T1。
在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的栅电极12G4连接至第二扫描线152。在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的源电极12S4连接至初始化电压Vint端子。在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的漏电极12D4通过第一像素PX1的第三晶体管1T3的漏电极1D3和第二像素PX2的第三晶体管2T3的漏电极2D3连接至电容器Cst1的一端Cst1a和电容器Cst2的一端Cst2a以及第一晶体管1T1的栅电极1G1和第一晶体管2T1的栅电极2G1。在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4根据通过第二扫描线152传输的第二扫描信号GI(n)而导通以将初始化电压Vint传输到第一像素PX1的第一晶体管1T1的栅电极1G1和第二像素PX2的第一晶体管2T1的栅电极2G1，从而执行初始化第一晶体管1T1的栅电极1G1和第一晶体管2T1的栅电极2G1的电压的初始化操作。
在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的栅电极34G4连接至第二扫描线152。在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的源电极34S4连接至初始化电压Vint端子。在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的漏电极34D4通过第三晶体管3T3的漏电极3D3和第三晶体管4T3的漏电极4D3连接至电容器Cst3的一端Cst3a和电容器Cst4的一端Cst4a以及第一晶体管3T1的栅电极3G1和第一晶体管4T1的栅电极4G1。在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4根据传输到第二扫描线152的第二扫描信号GI(n)而导通以将初始化电压Vint传输到第三像素PX3的第一晶体管3T1的栅电极3G1和第四像素PX4的第一晶体管4T1的栅电极4G1，从而执行初始化第一晶体管3T1的栅电极3G1和第一晶体管4T1的栅电极4G1的电压的初始化操作。
第一像素PX1的第五晶体管1T5的栅电极1G5和第三像素PX3的第五晶体管3T5的栅电极3G5连接至第一控制线153a，并且第一像素PX1的第五晶体管1T5的源电极1S5和第三像素PX3的第五晶体管3T5的源电极3S5连接至驱动电压线172。第一像素PX1的第五晶体管1T5的漏电极1D5连接至第一晶体管1T1的源电极1S1和第二晶体管1T2的漏电极1D2。第三像素PX3的第五晶体管3T5的漏电极3D5连接至第一晶体管3T1的源电极3S1和第二晶体管3T2的漏电极3D2。
第二像素PX2的第五晶体管2T5的栅电极2G5和第四像素PX4的第五晶体管4T5的栅电极4G5连接至第二控制线153b，并且第二像素PX2的第五晶体管2T5的源电极2S5和第四像素PX4的第五晶体管4T5的源电极4S5连接至驱动电压线172。第二像素PX2的第五晶体管2T5的漏电极2D5连接至第一晶体管2T1的源电极2S1和第二晶体管2T2的漏电极2D2。第四像素PX4的第五晶体管4T5的漏电极4D5连接至第一晶体管4T1的源电极4S1和第二晶体管4T2的漏电极4D2。
第一像素PX1的第六晶体管1T6的栅电极1G6和第三像素PX3的第六晶体管3T6的栅电极3G6连接至第一控制线153a。第一像素PX1的第六晶体管1T6的源电极1S6连接至第一晶体管1T1的漏电极1D1和第三晶体管1T3的源电极1S3。第一像素PX1的第六晶体管1T6的漏电极1D6连接至发光二极管(LED)ED1的阳极。第一像素PX1的第五晶体管1T5和第六晶体管1T6根据通过第一控制线153a传输的发光控制信号EM(n-1)而同时导通。结果，驱动电压ELVDD可以通过以二极管方式连接的第一晶体管1T1得到补偿，然后可以被传输到发光二极管(LED)ED1。第三像素PX3的第六晶体管3T6的源电极3S6连接至第一晶体管3T1的漏电极3D1和第三晶体管3T3的源电极3S3。第三像素PX3的第六晶体管3T6的漏电极3D6连接至发光二极管(LED)ED3的阳极。第三像素PX3的第五晶体管3T5和第六晶体管3T6根据通过第一控制线153a传输的发光控制信号EM(n-1)而同时导通。结果，驱动电压ELVDD通过以二极管方式连接的第一晶体管3T1得到补偿，并且可以被传输到发光二极管(LED)ED3。
第二像素PX2的第六晶体管2T6的栅电极2G6和第四像素PX4的第六晶体管4T6的栅电极4G6连接至第二控制线153b。第二像素PX2的第六晶体管2T6的源电极2S6连接至第一晶体管2T1的漏电极2D1和第三晶体管2T3的源电极2S3。第二像素PX2的第六晶体管2T6的漏电极2D6连接至发光二极管(LED)ED2的阳极。第二像素PX2的第五晶体管2T5和第六晶体管2T6根据通过第二控制线153b传输的发光控制信号EM(n)而同时导通。结果，驱动电压ELVDD通过以二极管方式连接的第一晶体管2T1得到补偿，并且可以传输到发光二极管(LED)ED2。第四像素PX4的第六晶体管4T6的源电极4S6连接至第一晶体管4T1的漏电极4D1和第三晶体管4T3的源电极4S3。第四像素PX4的第六晶体管4T6的漏电极4D6连接至发光二极管(LED)ED4的阳极。第四像素PX4的第五晶体管4T5和第六晶体管4T6根据通过第二控制线153b传输的发光控制信号EM(n)而同时导通。结果，驱动电压ELVDD通过以二极管方式连接的第一晶体管4T1得到补偿，并且可以传输到发光二极管(LED)ED4。
在第一像素PX1和第二像素PX2之间共享的第七晶体管12T7的栅电极12G7连接至第二扫描线152。在第一像素PX1和第二像素PX2之间共享的第七晶体管12T7的源电极12S7连接至第一像素PX1的第六晶体管1T6的漏电极1D6和第二像素PX2的第六晶体管2T6的漏电极2D6以及第一像素PX1的发光二极管(LED)ED1的阳极和第二像素PX2的发光二极管(LED)ED2的阳极。在第一像素PX1和第二像素PX2之间共享的第七晶体管12T7的漏电极12D7连接至初始化电压Vint端子以及在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4。
在第三像素PX3和第四像素PX4之间共享的第七晶体管34T7的栅电极34G7连接至第二扫描线152。在第三像素PX3和第四像素PX4之间共享的第七晶体管34T7的源电极34S7连接至第三像素PX3的第六晶体管3T6的漏电极3D6和第四像素PX4的第六晶体管4T6的漏电极4D6以及第三像素PX3的发光二极管(LED)ED3的阳极和第四像素PX4的发光二极管(LED)ED4的阳极。在第三像素PX3和第四像素PX4之间共享的第七晶体管34T7的漏电极34D7连接至初始化电压Vint端子以及在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4。
像素PX1、PX2、PX3和PX4中的每个的晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7中的每个可以是P型沟道晶体管，诸如p型金属氧化物半导体(PMOS)晶体管。然而，示例性实施例不限于此。例如，在示例性实施例中，晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7中的至少一个可以是N型沟道晶体管，诸如n型金属氧化物半导体(NMOS)晶体管。
像素PX1、PX2、PX3和PX4中的每个的电容器Cst1、Cst2、Cst3和Cst4的一端Cst1a、Cst2a、Cst3a和Cst4a连接至像素PX1、PX2、PX3和PX4中的每个的第一晶体管1T1、2T1、3T1和4T1的栅电极1G1、2G1、3G1和4G1。像素PX1、PX2、PX3和PX4中的每个的电容器Cst1、Cst2、Cst3和Cst4的另一端Cst1b、Cst2b、Cst3b和Cst4b连接至驱动电压线172。像素PX1、PX2、PX3和PX4中的每个的发光二极管(LED)ED1、ED2、ED3和ED4的阴极连接至传输公共电压ELVSS的公共电压ELVSS端子，从而接收公共电压ELVSS。
将理解的是，根据示例性实施例的像素PX1、PX2、PX3和PX4的结构不限于图4中示出的结构。例如，在示例性实施例中，在像素PX1、PX2、PX3和PX4中的每个中包括的晶体管的数量和电容器的数量及其连接关系可以以各种方式改变。
不仅参照以上参照图1至图5作出的描述，还将参照图6至图17详细地描述根据示例性实施例的显示装置的局部区域的结构。
为了便于说明，首先将描述根据示例性实施例的显示装置的平面结构，然后将描述显示装置的截面结构。
图6是示出根据示例性实施例的显示装置中的彼此邻近的多个像素的俯视平面图。图7是示出根据示例性实施例的图6的多个像素中的第一像素的俯视平面图。图8是示出根据示例性实施例的图6的多个像素中的第二像素的俯视平面图。图9是示出根据示例性实施例的图6的多个像素中的第三像素的俯视平面图。图10是示出根据示例性实施例的图6的多个像素中的第四像素的俯视平面图。图11至图14是示出根据示例性实施例的显示装置的局部层的俯视平面图。图11是示出根据示例性实施例的显示装置的有源图案的俯视平面图。图12是示出根据示例性实施例的显示装置的第一导电层的俯视平面图。图13是示出根据示例性实施例的显示装置的第二导电层的俯视平面图。图14是示出根据示例性实施例的显示装置的第三导电层的俯视平面图。图15是根据示例性实施例的沿着图6的线XV-XV截取的截面图。图16是根据示例性实施例的沿着图6的线XVI-XVI截取的截面图。图17是根据示例性实施例的沿着图6的线XVII-XVII截取的截面图。图18是根据示例性实施例的沿着图6的线XVIII-XVIII截取的截面图。
包括在根据示例性实施例的显示装置中的多个像素PX1、PX2、PX3和PX4可以分别显示预定的颜色。例如，所述多个像素可以包括显示红色的红色像素、显示绿色的绿色像素和显示蓝色的蓝色像素。根据示例性实施例，红色像素、绿色像素和蓝色像素中的至少一个像素可以显示其他颜色。此外，根据示例性实施例，还可以包括显示除了红色、绿色和蓝色之外的其他颜色的像素。
所述多个像素PX1、PX2、PX3和PX4可以包括第一像素PX1、第二像素PX2、第三像素PX3以及第四像素PX4。第一像素PX1和第二像素PX2在第一方向D1上彼此邻近，并且第三像素PX3和第四像素PX4在第一方向D1上彼此邻近。第一像素PX1和第三像素PX3在第二方向D2上彼此邻近，并且第二像素PX2和第四像素PX4在第二方向D2上彼此邻近。第一方向D1和第二方向D2彼此不同，并且第二方向D2可以基本上垂直于第一方向D1。例如，第一方向D1可以是水平方向，并且第二方向D2可以是与第一方向D1交叉的垂直方向。
根据示例性实施例的显示装置可以包括第一导电层，所述第一导电层包括：传输第一扫描信号GW(n-1)的第一扫描线151、传输第二扫描信号GI(n)的第二扫描线152、传输第三扫描信号GW(n)的第三扫描线154以及传输发光控制信号EM(n-1)和发光控制信号EM(n)的第一控制线153a和第二控制线153b。第一导电层在截面中可以设置在基板110的一个表面上，可以包括相同的材料，并且可以设置在相同的层上。
基板110可以包括无机或有机绝缘材料，诸如，例如，玻璃、塑料等，并且可以具有各种级别的柔性。
第一扫描线151、第二扫描线152和第三扫描线154以及第一控制线153a和第二控制线153b在平面上可以在基本相同的方向(例如，水平方向D2)上延长。例如，第一扫描线151、第二扫描线152和第三扫描线154以及第一控制线153a和第二控制线153b可以在基本相同的方向上纵长地延伸。第一控制线153a和第一扫描线151可以经过第一像素PX1和第三像素PX3，并且第三扫描线154和第二控制线153b可以经过第二像素PX2和第四像素PX4。例如，第一控制线153a和第一扫描线151可以延伸通过第一像素PX1和第三像素PX3，并且第三扫描线154和第二控制线153b可以延伸通过第二像素PX2和第四像素PX4。第一像素PX1和第二像素PX2具有彼此共享的区域，并且第三像素PX3和第四像素PX4具有彼此共享的区域。第二扫描线152可以经过第一像素PX1、第二像素PX2、第三像素PX3和第四像素PX4。例如，第二扫描线152可以延伸通过第一像素PX1、第二像素PX2、第三像素PX3和第四像素PX4。在此情况下，第二扫描线152经过第一像素PX1和第二像素PX2彼此共享的区域以及第三像素PX3和第四像素PX4彼此共享的区域。
根据示例性实施例的显示装置还可包括第二导电层，所述第二导电层包括：第一存储线156a、第二存储线156b和初始化电压线159。第二导电层在截面中设置在与第一导电层不同的层上。例如，第二导电层在截面中可以设置在第一导电层之上，可以包括相同的材料，并且可以设置在相同的层上。
第一存储线156a和第二存储线156b以及初始化电压线159在平面上可以在基本相同的方向(例如，水平方向D2)上延长(见图13)。例如，第一存储线156a和第二存储线156b以及初始化电压线159可以在基本相同的方向上纵长地延伸。第一存储线156a在平面上可以设置在第一扫描线151和第一控制线153a之间，并且可以经过第一像素PX1和第三像素PX3。第一存储线156a可以包括设置在第一像素PX1处的延伸部1157和设置在第三像素PX3处的延伸部3157。第一存储线156a通过接触孔1068连接至驱动电压线172，从而接收驱动电压ELVDD。在延伸部1157和延伸部3157中形成有存储开口1051和存储开口3051。第二存储线156b在平面上可以设置在第三扫描线154和第二控制线153b之间，并且可以经过第二像素PX2和第四像素PX4。第二存储线156b可以包括设置在第二像素PX2处的延伸部2157以及设置在第四像素PX4处的延伸部4157。第二存储线156b可以通过接触孔2068与驱动电压线172连接以接收驱动电压ELVDD。在延伸部2157和延伸部4157中形成有存储开口2051和存储开口4051。
初始化电压线159传输初始化电压Vint，并且在平面上可以设置在第一扫描线151和第二扫描线152之间。然而，初始化电压线159不限于此。
根据示例性实施例的显示装置可以包括第三导电层，所述第三导电层包括：传输第一数据信号D(m)的第一数据线171a、传输第二数据信号D(m+1)的第二数据线171b以及传输驱动电压ELVDD的驱动电压线172。第三导电层在截面上设置在与第一导电层和第二导电层不同的层上。例如，第三导电层在截面上可以设置在第二导电层之上，并且可以包括相同的材料，并且可以设置在相同的层上。
第一数据线171a、第二数据线171b和驱动电压线172在平面上可以在相同的方向(例如，垂直方向D1)上延长。例如，第一数据线171a、第二数据线171b和驱动电压线172可以在基本相同的方向上纵长地延伸。第一数据线171a、第二数据线171b和驱动电压线172可以与第一扫描线151、第二扫描线152和第三扫描线154、第一控制线153a和第二控制线153b、初始化电压线159以及第一存储线156a和第二存储线156b交叉。第一数据线171a可以经过第一像素PX1和第二像素PX2，并且第二数据线171b可以经过第三像素PX3和第四像素PX4。第一像素PX1和第三像素PX3具有彼此共享的区域，并且第二像素PX2和第四像素PX4具有彼此共享的区域。驱动电压线172设置在第一数据线171a和第二数据线171b之间，并且可以经过第一像素PX1、第二像素PX2、第三像素PX3和第四像素PX4。在此情况下，驱动电压线172经过第一像素PX1和第三像素PX3彼此共享的区域以及第二像素PX2和第四像素PX4彼此共享的区域。
像素PX1、PX2、PX3和PX4中的每个可以包括连接至第一扫描线151、第二扫描线152和第三扫描线154、第一控制线153a和第二控制线153b、第一数据线171a和第二数据线171b以及驱动电压线172的多个晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7与电容器Cst1、Cst2、Cst3和Cst4，以及发光二极管(LED)ED1、ED2、ED3和ED4。
像素PX1、PX2、PX3和PX4的多个晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7的每个沟道可以形成在有源图案130内部。有源图案130可以以各种形状弯曲。有源图案130可以包括半导体材料，诸如，例如，多晶硅或氧化物半导体。
有源图案130在截面上可以设置在基板110和第一导电层之间。
有源图案130包括沟道区1131a、2131a、3131a、4131a、1131b、2131b、3131b、4131b、1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1、4131c_2、12131d_1、12131d_2、34131d_1、34131d_2、1131e、2131e、3131e、4131e、1131f、2131f、3131f、4131f、12131g和34131g以及导电区域，在所述沟道区1131a、2131a、3131a、4131a、1131b、2131b、3131b、4131b、1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1、4131c_2、12131d_1、12131d_2、34131d_1、34131d_2、1131e、2131e、3131e、4131e、1131f、2131f、3131f、4131f、12131g和34131g中形成有晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7中的每个的沟道。例如，像素PX1、PX2、PX3和PX4中的每个的第三晶体管1T3、2T3、3T3和4T3以及第四晶体管12T4和第四晶体管34T4可以具有双栅结构。在此情况下，第三晶体管1T3、2T3、3T3和4T3中的每个可以包括两个沟道区1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1和4131c_2，并且第四晶体管12T4和第四晶体管34T4中的每个可以包括两个沟道区12131d_1、12131d_2、34131d_1和34131d_2。
有源图案130的导电区域设置在沟道区1131a、2131a、3131a、4131a、1131b、2131b、3131b、4131b、1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1、4131c_2、12131d_1、12131d_2、34131d_1、34131d_2、1131e、2131e、3131e、4131e、1131f、2131f、3131f、4131f、12131g和34131g的两侧处，并且具有比沟道区1131a、2131a、3131a、4131a、1131b、2131b、3131b、4131b、1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1、4131c_2、12131d_1、12131d_2、34131d_1、34131d_2、1131e、2131e、3131e、4131e、1131f、2131f、3131f、4131f、12131g和34131g的载流子浓度高的载流子浓度。在有源图案130中，除了沟道区1131a、2131a、3131a、4131a、1131b、2131b、3131b、4131b、1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1、4131c_2、12131d_1、12131d_2、34131d_1、34131d_2、1131e、2131e、3131e、4131e、1131f、2131f、3131f、4131f、12131g和34131g之外的大部分区域可以是导电区域。设置在晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7中的每个的沟道区1131a、2131a、3131a、4131a、1131b、2131b、3131b、4131b、1131c_1、1131c_2、2131c_1、2131c_2、3131c_1、3131c_2、4131c_1、4131c_2、12131d_1、12131d_2、34131d_1、34131d_2、1131e、2131e、3131e、4131e、1131f、2131f、3131f、4131f、12131g和34131g的两侧处的一对导电区域可以具有这样的功能：源电极和漏电极作为对应的晶体管1T1、2T1、3T1、4T1、1T2、2T2、3T2、4T2、1T3、2T3、3T3、4T3、12T4、34T4、1T5、2T5、3T5、4T5、1T6、2T6、3T6、4T6、12T7和34T7的源区和漏区。
像素PX1、PX2、PX3和PX4中的每个的第一晶体管1T1、2T1、3T1和4T1包括：沟道区1131a、2131a、3131a和4131a，作为设置在沟道区1131a、2131a、3131a和4131a的两侧处的有源图案130的导电区域的源区1136a、2136a、3136a和4136a以及漏区1137a、2137a、3137a和4137a，以及在平面上与沟道区1131a、2131a、3131a和4131a重叠的驱动栅电极1155a、2155a、3155a和4155a。
第一晶体管1T1、2T1、3T1和4T1的沟道区1131a、2131a、3131a和4131a可以被弯曲至少一次。例如，沟道区1131a、2131a、3131a和4131a可以具有曲折形状或之字形状。
源区1136a、2136a、3136a和4136a和漏区1137a、2137a、3137a和4137a在平面上连接至沟道区1131a、2131a、3131a和4131a的两侧。
像素PX1、PX2、PX3和PX4中的每个的驱动栅电极1155a、2155a、3155a和4155a可以被包括在第一导电层中，并且可以通过接触孔1061、2061、3061和4061和存储开口1051、2051、3051和4051分别连接至连接构件1174、2174、3174和4174。存储开口1051、2051、3051和4051包围接触孔1061、2061、3061和4061。在截面上，连接构件1174、2174、3174和4174可以被包括在第三导电层中。连接构件1174、2174、3174和4174可以被延伸为在基本上平行于第一数据线171a和第二数据线171b延伸方向的方向上延长。例如，连接构件1174、2174、3174和4174可以在与第一数据线171a和第二数据线171b基本相同的方向上纵长地延伸。连接构件1174、2174、3174和4174与驱动栅电极1155a、2155a、3155a和4155a一起对应于图1的等效电路图中的驱动栅节点GN1、GN2、GN3和GN4。
像素PX1、PX2、PX3和PX4中的每个的第二晶体管1T2、2T2、3T2和4T2包括：沟道区1131b、2131b、3131b和4131b，作为设置在沟道区1131b、2131b、3131b和4131b的两侧处的有源图案130的导电区域的源区1136b、2136b、3136b和4136b以及漏区1137b、2137b、3137b和4137b，以及在平面上与沟道区1131b、2131b、3131b和4131b重叠的栅电极1155b、2155b、3155b和4155b。栅电极1155b、2155b、3155b和4155b是第一扫描线151或第三扫描线154的一部分。在第一像素PX1和第三像素PX3中，第二晶体管1T2的栅电极1155b和第二晶体管3T2的栅电极3155b是第一扫描线151的一部分。在第二像素PX2和第四像素PX4中，第二晶体管2T2的栅电极2155b和第二晶体管4T2的栅电极4155b是第三扫描线154的一部分。源区1136b、2136b、3136b和4136b连接至沟道区1131b、2131b、3131b和4131b并且分别通过接触孔1062、2062、3062和4062连接至第一数据线171a或第二数据线171b。在第一像素PX1和第二像素PX2中，第二晶体管1T2的源区1136b和第二晶体管2T2的源区2136b连接至第一数据线171a。在第三像素PX3和第四像素PX4中，第二晶体管3T2的源区3136b和第二晶体管4T2的源区4136b连接至第二数据线171b。漏区1137b、2137b、3137b和4137b连接至沟道区1131b、2131b、3131b和4131b并且连接至第一晶体管1T1、2T1、3T1和4T1的源区1136a、2136a、3136a和4136a。
像素PX1、PX2、PX3和PX4中的每个的第三晶体管1T3、2T3、3T3和4T3可以由两部分形成。结果，可以防止或减小漏电流。例如，第三晶体管1T3、2T3、3T3和4T3可以包括彼此邻近且彼此连接的第一子晶体管1T3_1、2T3_1、3T3_1和4T3_1和第二子晶体管1T3_2、2T3_2、3T3_2和4T3_2。
第三晶体管1T3、2T3、3T3和4T3的第一子晶体管1T3_1、2T3_1、3T3_1和4T3_1包括：在平面上与第一扫描线151或第三扫描线154重叠的沟道区1131c_1、2131c_1、3131c_1和4131c_1，作为设置在沟道区1131c_1、2131c_1、3131c_1和4131c_1的两侧处的有源图案130的导电区域的源区1136c_1、2136c_1、3136c_1和4136c_1与漏区1137c_1、2137c_1、3137c_1和4137c_1，以及与沟道区1131c_1、2131c_1、3131c_1和4131c_1重叠的栅电极1155c_1、2155c_1、3155c_1和4155c_1。栅电极1155c_1、2155c_1、3155c_1和4155c_1可以是第一扫描线151或第三扫描线154的突起的一部分。漏区1137c_1、2137c_1、3137c_1和4137c_1通过接触孔1063、2063、3063和4063连接至连接构件1174、2174、3174和4174。
第三晶体管1T3、2T3、3T3和4T3的第二子晶体管1T3_2、2T3_2、3T3_2和4T3_2包括：在平面上与第一扫描线151或第三扫描线154重叠的沟道区1131c_2、2131c_2、3131c_2和4131c_2，作为设置在沟道区1131c_2、2131c_2、3131c_2和4131c_2的两侧处的有源图案130的导电区域的源区1136c_2、2136c_2、3136c_2和4136c_2与漏区1137c_2、2137c_2、3137c_2和4137c_2，以及与沟道区1131c_2、2131c_2、3131c_2和4131c_2重叠的栅电极1155c_2、2155c_2、3155c_2和4155c_2。栅电极1155c_2、2155c_2、3155c_2和4155c_2是第一扫描线151或第三扫描线154的一部分。第二子晶体管1T3_2、2T3_2、3T3_2和4T3_2的源区1136c_2、2136c_2、3136c_2和4136c_2连接至第一晶体管1T1、2T1、3T1和4T1的漏区1137a、2137a、3137a和4137a，并且漏区1137c_2、2137c_2、3137c_2和4137c_2连接至第一子晶体管1T3_1、2T3_1、3T3_1和4T3_1的源区1136c_1、2136c_1、3136c_1和4136c_1。
像素PX1、PX2、PX3和PX4中的每个的第四晶体管12T4和第四晶体管34T4可以由两部分形成。结果，可以减小或防止漏电流。例如，第四晶体管12T4和第四晶体管34T4可以包括彼此邻近且彼此连接的第一子晶体管12T4_1和第一子晶体管34T4_1以及第二子晶体管12T4_2和第二子晶体管34T4_2。
第四晶体管12T4的第一子晶体管12T4_1和第四晶体管34T4的第一子晶体管34T4_1包括：在平面上与第二扫描线152重叠的沟道区12131d_1和沟道区34131d_1，作为设置在沟道区12131d_1和沟道区34131d_1的两侧处的有源图案130的导电区域的源区12136d_1和源区34136d_1以及漏区12137d_1和漏区34137d_1，以及与沟道区12131d_1和沟道区34131d_1重叠的栅电极12155d_1和栅电极34155d_1。栅电极12155d_1和栅电极34155d_1是第二扫描线152的一部分。在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的第一子晶体管12T4_1的漏区12137d_1连接至第一像素PX1的第三晶体管1T3的第一子晶体管1T3_1的漏区1137c_1和第二像素PX2的第三晶体管2T3的第一子晶体管2T3_1的漏区2137c_1。此外，在第一像素PX1和第二像素PX2之间共享的第四晶体管12T4的第一子晶体管12T4_1的漏区12137d_1通过接触孔1063和接触孔12063连接至连接构件1174和连接构件2174。在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的第一子晶体管34T4_1的漏区34137d_1连接至第三像素PX3的第三晶体管3T3的第一子晶体管3T3_1的漏区3137c_1和第四像素PX4的第三晶体管4T3的第一子晶体管4T3_1的漏区4137c_1。此外，在第三像素PX3和第四像素PX4之间共享的第四晶体管34T4的第一子晶体管34T4_1的漏区34137d_1通过接触孔3063和接触孔34063连接至连接构件3174和连接构件4174。
第四晶体管12T4的第二子晶体管12T4_2和第四晶体管34T4的第二子晶体管34T4_2包括：在平面上与第二扫描线152重叠的沟道区12131d_2和沟道区34131d_2，作为设置在沟道区12131d_2和沟道区34131d_2的两侧处的有源图案130的导电区域的源区12136d_2和源区34136d_2与漏区12137d_2和漏区34137d_2，以及与沟道区12131d_2和沟道区34131d_2重叠的栅电极12155d_2和栅电极34155d_2。栅电极12155d_2和栅电极34155d_2是第二扫描线152的一部分。漏区12137d_2和漏区34137d_2连接至第四晶体管12T4的第一子晶体管12T4_1的源区12136d_1和第四晶体管34T4的第一子晶体管34T4_1的源区34136d_1，并且源区12136d_2和源区34136d_2通过接触孔12065和接触孔34065连接至连接构件12175和连接构件34175。
连接构件12175和连接构件34175在截面上可以被包括在第三导电层中。连接构件12175和连接构件34175可以通过接触孔12064和接触孔34064电连接至初始化电压线159。
像素PX1、PX2、PX3和PX4中的每个的第五晶体管1T5、2T5、3T5和4T5包括：沟道区1131e、2131e、3131e和4131e，作为设置在沟道区1131e、2131e、3131e和4131e的两侧处的有源图案130的导电区域的源区1136e、2136e、3136e和4136e与漏区1137e、2137e、3137e和4137e，以及与沟道区1131e、2131e、3131e和4131e重叠的栅电极1155e、2155e、3155e和4155e。栅电极1155e、2155e、3155e和4155e是第一控制线153a或第二控制线153b的一部分。源区1136e、2136e、3136e和4136e连接至沟道区1131e、2131e、3131e和4131e，并且通过接触孔13067和接触孔24067连接至驱动电压线172。第一像素PX1的第五晶体管1T5的源区1136e和第三像素PX3的第五晶体管3T5的源区3136e彼此连接。第二像素PX2的第五晶体管2T5的源区2136e和第四像素PX4的第五晶体管4T5的源区4136e彼此连接。漏区1137e、2137e、3137e和4137e连接至沟道区1131e、2131e、3131e和4131e并且连接至第一晶体管1T1、2T1、3T1和4T1的源区1136a、2136a、3136a和4136a。
像素PX1、PX2、PX3和PX4中的每个的第六晶体管1T6、2T6、3T6和4T6包括：沟道区1131f、2131f、3131f和4131f，作为设置在沟道区1131f、2131f、3131f和4131f的两侧处的有源图案130的导电区域的源区1136f、2136f、3136f和4136f与漏区1137f、2137f、3137f和4137f，以及与沟道区1131f、2131f、3131f和4131f重叠的栅电极1155f、2155f、3155f和4155f。栅电极1155f、2155f、3155f和4155f是第一控制线153a或第二控制线153b的一部分。源区1136f、2136f、3136f和4136f连接至沟道区1131f、2131f、3131f和4131f，并且连接至第一晶体管1T1、2T1、3T1和4T1的漏区1137a、2137a、3137a和4137a。漏区1137f、2137f、3137f和4137f连接至沟道区1131f、2131f、3131f和4131f并且通过接触孔1069、2069、3069和4069连接至连接构件12179和连接构件34179。连接构件12179和连接构件34179在截面上可以被包括在第三导电层中。
像素PX1、PX2、PX3和PX4中的每个的第七晶体管12T7和第七晶体管34T7包括：沟道区12131g和沟道区34131g，作为设置在沟道区12131g和沟道区34131g的两侧处的有源图案130的导电区域的源区12136g和源区34136g与漏区12137g和漏区34137g，以及与沟道区12131g和沟道区34131g重叠的栅电极12155g和栅电极34155g。栅电极12155g和栅电极34155g是第二扫描线152的一部分。源区12136g和源区34136g连接至沟道区12131g和沟道区34131g，并且通过接触孔12069和接触孔34069连接至连接构件12179和连接构件34179。源区12136g和源区34136g通过连接构件12179和连接构件34179连接至第六晶体管1T6、2T6、3T6和4T6的漏区1137f、2137f、3137f和4137f。漏区12137g和34137g通过接触孔12065和接触孔34065连接至连接构件12175和连接构件34175，从而接收初始化电压Vint。
电容器Cst1、Cst2、Cst3和Cst4包括在平面上彼此重叠的作为两个端子的驱动栅电极1155a、2155a、3155a和4155a以及第一存储线156a和第二存储线156b的延伸部1157、2157、3157和4157。电容器Cst1、Cst2、Cst3和Cst4可以保持与用于接收驱动电压ELVDD的第一存储线156a和第二存储线156b的延伸部1157、2157、3157和4157的电压与驱动栅电极1155a、2155a、3155a和4155a的电压之间的差对应的电压差。第一存储线156a和第二存储线156b的延伸部1157、2157、3157和4157在平面上可以具有比驱动栅电极1155a、2155a、3155a和4155a更宽阔的面积，并且可以覆盖大部分对应的驱动栅电极1155a、2155a、3155a和4155a。
根据示例性实施例的显示装置还可以包括第四导电层，所述第四导电层包括像素PX1、PX2、PX3和PX4中的每个的像素电极1191、2191、3191和4191。第四导电层在截面上设置在与第一导电层、第二导电层和第三导电层不同的层处。例如，第四导电层在截面上可以设置在第三导电层之上，可以包括相同的材料，并且可以设置在相同的层上。
像素电极1191、2191、3191和4191可以布置成矩阵结构，诸如，例如，PENTILE矩阵结构。然而，像素电极1191、2191、3191和4191的布置不限于此。例如，红色像素的像素电极和蓝色像素的像素电极可以在水平方向上交替地布置，红色像素的像素电极和绿色像素的像素电极可以在一个对角线方向上交替地布置，并且蓝色像素的像素电极和绿色像素的像素电极可以在另一个对角线方向上交替地布置。然而，像素电极1191、2191、3191和4191的布置结构不限于此，并且可以以各种方式改变。
像素PX1、PX2、PX3和PX4中的每个的像素电极1191、2191、3191和4191通过接触孔1089、2089、3089和4089连接至连接构件12179和连接构件34179，从而接收电压。
在示例性实施例中，第一晶体管1T1、2T1、3T1和4T1的沟道区1131a、2131a、3131a和4131a具有弯曲形状。第一像素PX1的第一晶体管1T1的沟道区1131a和第二像素PX2的第一晶体管2T1的沟道区2131a相对于第二扫描线152彼此对称。第一像素PX1的第一晶体管1T1的沟道区1131a和第三像素PX3的第一晶体管3T1的沟道区3131a相对于驱动电压线172彼此对称。第三像素PX3的第一晶体管3T1的沟道区3131a和第四像素PX4的第一晶体管4T1的沟道区4131a相对于第二扫描线152彼此对称。第二像素PX2的第一晶体管2T1的沟道区2131a和第四像素PX4的第一晶体管4T1的沟道区4131a相对于驱动电压线172彼此对称。
类似地，在示例性实施例中，第一像素PX1的第二晶体管1T2的沟道区1131b和第二像素PX2的第二晶体管2T2的沟道区2131b相对于第二扫描线152彼此对称。第一像素PX1的第二晶体管1T2的沟道区1131b和第三像素PX3的第二晶体管3T2的沟道区3131b相对于驱动电压线172彼此对称。第三像素PX3的第二晶体管3T2的沟道区3131b和第四像素PX4的第二晶体管4T2的沟道区4131b相对于第二扫描线152彼此对称。第二像素PX2的第二晶体管2T2的沟道区2131b和第四像素PX4的第二晶体管4T2的沟道区4131b相对于驱动电压线172彼此对称。
在示例性实施例中，第一像素PX1的第三晶体管1T3的沟道区1131c和第二像素PX2的第三晶体管2T3的沟道区2131c相对于第二扫描线152彼此对称。第一像素PX1的第三晶体管1T3的沟道区1131c和第三像素PX3的第三晶体管3T3的沟道区3131c相对于驱动电压线172彼此对称。第三像素PX3的第三晶体管3T3的沟道区3131c和第四像素PX4的第三晶体管4T3的沟道区4131c相对于第二扫描线152彼此对称。第二像素PX2的第三晶体管2T3的沟道区2131c和第四像素PX4的第三晶体管4T3的沟道区4131c相对于驱动电压线172彼此对称。
在示例性实施例中，第一像素PX1的第五晶体管1T5的沟道区1131e和第二像素PX2的第五晶体管2T5的沟道区2131e相对于第二扫描线152彼此对称。第一像素PX1的第五晶体管1T5的沟道区1131e和第三像素PX3的第五晶体管3T5的沟道区3131e相对于驱动电压线172彼此对称。第三像素PX3的第五晶体管3T5的沟道区3131e和第四像素PX4的第五晶体管4T5的沟道区4131e相对于第二扫描线152彼此对称。第二像素PX2的第五晶体管2T5的沟道区2131e和第四像素PX4的第五晶体管4T5的沟道区4131e相对于驱动电压线172彼此对称。
在示例性实施例中，第一像素PX1的第六晶体管1T6的沟道区1131f和第二像素PX2的第六晶体管2T6的沟道区2131f相对于第二扫描线152彼此对称。第一像素PX1的第六晶体管1T6的沟道区1131f和第三像素PX3的第六晶体管3T6的沟道区3131f相对于驱动电压线172彼此对称。第三像素PX3的第六晶体管3T6的沟道区3131f和第四像素PX4的第六晶体管4T6的沟道区4131f相对于第二扫描线152彼此对称。第二像素PX2的第六晶体管2T6的沟道区2131f和第四像素PX4的第六晶体管4T6的沟道区4131f相对于驱动电压线172彼此对称。
接下来，将详细描述根据示例性实施例的显示装置的截面结构。
在基板110上设置有缓冲层120。缓冲层120阻挡杂质从基板110到缓冲层120的更上层的转移，所述缓冲层120的更上层包括有源图案130。结果，可以提高有源图案130的特性，并且可以减小施加到有源图案130的应力。缓冲层120可以包括无机绝缘材料，诸如，例如，氮化硅(SiNx)或氧化硅(SiOx)，或者有机绝缘材料。在示例性实施例中，可以省略缓冲层120的至少一部分。
上述有源图案130可以设置在缓冲层120之上，并且第一绝缘层141可以设置在有源图案130之上。
上述第一导电层可以设置在第一绝缘层141之上。第一导电层可以包括金属，诸如，例如，铜(Cu)、铝(Al)、钼(Mo)及其合金。
第二绝缘层142可以设置在第一导电层和第一绝缘层141之上。
上述第二导电层可以设置在第二绝缘层142之上。第二导电层可以包括金属，诸如，例如，铜(Cu)、铝(Al)、钼(Mo)及其合金。
第三绝缘层160可以设置在第二导电层和第二绝缘层142之上。
第一绝缘层141、第二绝缘层142和第三绝缘层160中的至少一个可以包括无机绝缘材料，诸如，例如，氮化硅(SiNx)、氧化硅(SiOx)和/或有机绝缘材料。
第一绝缘层141、第二绝缘层142和第三绝缘层160包括设置在像素PX1、PX2、PX3和PX4中的每个的驱动栅电极1155a、2155a、3155a和4155a上的接触孔1061、2061、3061和4061。第一绝缘层141、第二绝缘层142和第三绝缘层160还包括设置在第二晶体管1T2、2T2、3T2和4T2的源区1136b、2136b、3136b和4136b上的接触孔1062、2062、3062和4062。第一绝缘层141、第二绝缘层142和第三绝缘层160还包括设置在第三晶体管1T3、2T3、3T3和4T3的第一子晶体管1T3_1、2T3_1、3T3_1和4T3_1的漏区1137c_1、2137c_1、3137c_1和4137c_1上的接触孔1063、2063、3063和4063，以及设置在第四晶体管12T4的第一子晶体管12T4_1的漏区12137d_1上的接触孔12063和设置在第四晶体管34T4的第一子晶体管34T4_1的漏区34137d_1上的接触孔34063。第一绝缘层141、第二绝缘层142和第三绝缘层160还包括设置在初始化电压线159上的接触孔12064和接触孔34064。第一绝缘层141、第二绝缘层142和第三绝缘层160还包括设置在第四晶体管12T4的第二子晶体管12T4_2的源区12136d_2和第四晶体管34T4的第二子晶体管34T4_2的源区34136d_2或者第七晶体管12T7的漏区12137g和第七晶体管34T7的漏区34137g上的接触孔12065和接触孔34065。第一绝缘层141、第二绝缘层142和第三绝缘层160还包括：设置在第五晶体管1T5、2T5、3T5和4T5的源区1136e、2136e、3136e和4136e上的接触孔13067和接触孔24067，设置在第一存储线156a和第二存储线156b上的接触孔1068和接触孔2068，以及设置在第六晶体管1T6、2T6、3T6和4T6的漏区1137f、2137f、3137f和4137f上的接触孔1069、2069、3069和4069。
上述第三导电层可以设置在第三绝缘层160之上。第三导电层可以包括金属，诸如，例如，铜(Cu)、铝(Al)、钼(Mo)及其合金。
第一存储线156a和第二存储线156b的延伸部1157、2157、3157和4157经由第二绝缘层142重叠于驱动栅电极1155a、2155a、3155a和4155a，从而形成电容器Cst1、Cst2、Cst3和Cst4。
钝化层180可以设置在第三导电层和第三绝缘层160之上。钝化层180可以包括有机材料，诸如，例如，聚丙烯酸基树脂(聚丙烯酸树脂)、聚酰亚胺基树脂(聚酰亚胺树脂)等。钝化层180的上表面可以是基本上平坦的。钝化层180可以包括设置在连接构件12179和连接构件34179上的接触孔1089、2089、3089和4089。
上述第四导电层可以设置在钝化层180之上。
像素限定层350可以设置在钝化层180和第四导电层之上。像素限定层350具有设置在像素电极1191、2191、3191和4191上的开口351。
发射层370设置在像素PX1、PX2、PX3和PX4中的每个的像素电极1191、2191、3191和4191之上。发射层370可以设置在开口351内。发射层370可以包括例如有机发光材料或无机发光材料。
公共电极270设置在发射层370之上。公共电极270还形成在像素限定层350之上，从而延伸遍及多个像素。
像素电极1191、2191、3191和4191、发射层370和公共电极270共同形成发光二极管(LED)ED1、ED2、ED3和ED4。
保护发光二极管(LED)ED1、ED2、ED3和ED4的封装层可以设置在公共电极270之上。封装层可以包括交替堆叠的无机层和有机层。
虽然已经参照本发明的示例性实施例具体示出并描述了本发明，但本领域普通技术人员将理解的是，在不脱离由权利要求限定的本发明的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (25)

1.一种显示装置，包括：
多个像素，其中，所述多个像素中的每个包括：
第一晶体管，包括第一栅电极、第一源区和第一漏区；
第二晶体管，连接至所述第一晶体管的所述第一源区；
第三晶体管，连接至所述第一晶体管的所述第一栅电极和所述第一漏区；
第五晶体管，连接至所述第一晶体管的所述第一源区；以及
第六晶体管，连接至所述第一晶体管的所述第一漏区，
其中，所述多个像素包括设置为彼此邻近的第一像素和第二像素，
其中，所述第一像素和第二像素共享连接至所述第一像素的所述第三晶体管和所述第二像素的所述第三晶体管的第四晶体管，并且共享连接至所述第一像素的所述第六晶体管和所述第二像素的所述第六晶体管的第七晶体管。
2.如权利要求1所述的显示装置，还包括：
第一扫描线，连接至所述第一像素的所述第二晶体管和所述第三晶体管；
第二扫描线，连接至所述第一像素和所述第二像素的所述第四晶体管和所述第七晶体管；以及
第三扫描线，连接至所述第二像素的所述第二晶体管和所述第三晶体管。
3.如权利要求2所述的显示装置，还包括：
初始化电压线，连接至所述第一像素和所述第二像素的所述第四晶体管和所述第七晶体管。
4.如权利要求3所述的显示装置，其中，所述第一像素和所述第二像素的所述第四晶体管包括：
连接至所述第二扫描线的第四栅电极、连接至所述初始化电压线的第四源电极以及连接至所述第一晶体管和所述第三晶体管的第四漏区。
5.如权利要求3所述的显示装置，其中，所述第一像素和所述第二像素的所述第七晶体管包括：
连接至所述第二扫描线的第七栅电极、连接至所述第六晶体管的第七源区以及连接至所述初始化电压线的第七漏区。
6.如权利要求1所述的显示装置，还包括：
连接构件，连接所述第一像素的所述第一晶体管和所述第一像素的所述第三晶体管。
7.如权利要求6所述的显示装置，其中：
所述第一像素的所述第三晶体管包括第三栅电极、第三源区和第三漏区；并且
所述连接构件连接所述第一像素的所述第一晶体管的所述第一栅电极和所述第一像素的所述第三晶体管的所述第三漏区。
8.如权利要求6所述的显示装置，其中，所述第一像素的所述第三晶体管与所述第一像素和所述第二像素的所述第四晶体管直接连接。
9.如权利要求1所述的显示装置，还包括：
连接构件，连接所述第二像素的所述第一晶体管、所述第二像素的所述第三晶体管以及所述第一像素和所述第二像素的所述第四晶体管。
10.如权利要求9所述的显示装置，其中：
所述第二像素的所述第三晶体管包括第三栅电极、第三源区和第三漏区；并且
所述连接构件连接所述第二像素的所述第一晶体管的所述第一栅电极和所述第二像素的所述第三晶体管的所述第三漏区。
11.如权利要求10所述的显示装置，其中：
所述第一像素和所述第二像素的所述第四晶体管包括第四栅电极、第四源区和第四漏区；并且
所述连接构件连接所述第二像素的所述第三晶体管的所述第三漏区和所述第一像素和所述第二像素的所述第四晶体管的所述第四漏区。
12.如权利要求1所述的显示装置，还包括：
连接构件，连接所述第一像素的所述第六晶体管、所述第二像素的所述第六晶体管以及所述第一像素和所述第二像素的所述第七晶体管。
13.如权利要求12所述的显示装置，其中：
所述第一像素的所述第六晶体管包括第六栅电极、第六源区和第六漏区；
所述第一像素和所述第二像素的所述第七晶体管包括第七栅电极、第七源区和第七漏区；并且
所述连接构件连接所述第一像素的所述第六晶体管的所述第六漏区和所述第一像素和所述第二像素的所述第七晶体管的所述第七源区。
14.如权利要求13所述的显示装置，其中：
所述第二像素的所述第六晶体管包括第六栅电极、第六源区和第六漏区；并且
所述连接构件连接所述第二像素的所述第六晶体管的所述第六漏区和所述第一像素和所述第二像素的所述第七晶体管的所述第七源区。
15.如权利要求1所述的显示装置，其中，所述第一像素和所述第二像素在第一方向上彼此邻近，并且所述多个像素还包括：
第三像素，在第二方向上邻近于所述第一像素；和
第四像素，在所述第一方向上邻近于所述第三像素，
其中，所述第二方向不同于所述第一方向。
16.如权利要求15所述的显示装置，其中，所述第二方向垂直于所述第一方向，并且所述第四像素在所述第二方向上邻近于所述第二像素。
17.如权利要求15所述的显示装置，还包括：
驱动电压线，设置在所述第一像素和所述第三像素之间以及所述第二像素和所述第四像素之间，
其中，所述第一像素的所述第五晶体管、所述第二像素的所述第五晶体管、所述第三像素的所述第五晶体管以及所述第四像素的所述第五晶体管连接至所述驱动电压线。
18.如权利要求17所述的显示装置，还包括：
第一数据线，连接至所述第一像素的所述第二晶体管和所述第二像素的所述第二晶体管；和
第二数据线，连接至所述第三像素的所述第二晶体管和所述第四像素的所述第二晶体管。
19.如权利要求18所述的显示装置，其中，所述驱动电压线设置在所述第一数据线和所述第二数据线之间。
20.如权利要求15所述的显示装置，其中，所述第三像素和所述第四像素共享连接至所述第三像素的所述第三晶体管和所述第四像素的所述第三晶体管的第四晶体管，并且共享连接至所述第三像素的所述第六晶体管和所述第四像素的所述第六晶体管的第七晶体管。
21.一种显示装置，包括：
多个像素，其中，所述多个像素中的每个包括：
第一晶体管，包括第一栅电极、第一源区、第一沟道区以及第一漏区，
其中，所述多个像素包括设置为在第一方向上彼此邻近的第一像素和第二像素、设置为在第二方向上邻近于所述第一像素的第三像素以及设置为在所述第一方向上邻近于所述第三像素的第四像素，
其中，所述第一方向和所述第二方向不同，
其中，所述第一沟道区具有弯曲形状，所述第一像素的所述第一沟道区和所述第二像素的所述第一沟道区彼此对称，并且所述第一像素的所述第一沟道区和所述第三像素的所述第一沟道区彼此对称。
22.如权利要求21所述的显示装置，其中，所述多个像素中的每个包括：
第二晶体管，连接至所述第一晶体管的所述第一源区并且包括第二沟道区；
第三晶体管，连接至所述第一晶体管的所述第一栅电极和所述第一漏区并且包括第三沟道区；
第五晶体管，连接至所述第一晶体管的所述第一源区并且包括第五沟道区；以及
第六晶体管，连接至所述第一晶体管的所述第一漏区并且包括第六沟道区，
其中，所述第一像素的所述第二沟道区、所述第三沟道区、所述第五沟道区和所述第六沟道区与所述第二像素的所述第二沟道区、所述第三沟道区、所述第五沟道区和所述第六沟道区彼此对称，
其中，所述第一像素的所述第二沟道区、所述第三沟道区、所述第五沟道区和所述第六沟道区与所述第三像素的所述第二沟道区、所述第三沟道区、所述第五沟道区和所述第六沟道区彼此对称。
23.如权利要求22所述的显示装置，其中，所述第二方向垂直于所述第一方向，并且所述第四像素在所述第二方向上邻近于所述第二像素。
24.如权利要求23所述的显示装置，其中，所述第四像素的所述第一沟道区、所述第二沟道区、所述第三沟道区、所述第五沟道区和所述第六沟道区与所述第二像素的所述第一沟道区、所述第二沟道区、所述第三沟道区、所述第五沟道区和所述第六沟道区彼此对称。
25.如权利要求24所述的显示装置，其中，所述第一像素和所述第二像素包括：第四晶体管，连接至所述第一像素的所述第三晶体管和所述第二像素的所述第三晶体管；和第七晶体管，连接至所述第一像素的所述第六晶体管和所述第二像素的所述第六晶体管。
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