CN109449139A - 半导体器件及定位标记的制备方法 - Google Patents

半导体器件及定位标记的制备方法 Download PDF

Info

Publication number
CN109449139A
CN109449139A CN201811129229.XA CN201811129229A CN109449139A CN 109449139 A CN109449139 A CN 109449139A CN 201811129229 A CN201811129229 A CN 201811129229A CN 109449139 A CN109449139 A CN 109449139A
Authority
CN
China
Prior art keywords
semiconductor layer
marker region
layer
region
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811129229.XA
Other languages
English (en)
Inventor
田红林
田亮
钮应喜
焦倩倩
杨霏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
State Grid Corp of China SGCC
State Grid Shandong Electric Power Co Ltd
Global Energy Interconnection Research Institute
Original Assignee
State Grid Corp of China SGCC
State Grid Shandong Electric Power Co Ltd
Global Energy Interconnection Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by State Grid Corp of China SGCC, State Grid Shandong Electric Power Co Ltd, Global Energy Interconnection Research Institute filed Critical State Grid Corp of China SGCC
Priority to CN201811129229.XA priority Critical patent/CN109449139A/zh
Publication of CN109449139A publication Critical patent/CN109449139A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明公开了一种半导体器件及定位标记的制备方法,其中,半导体器件包括半导体层;定位标记区域,形成在所述半导体层内;其中,所述定位标记区域是通过向所述半导体层内注入掺杂离子得到的;所述定位标记区域内的离子掺杂浓度为1×1015~1×1019cm‑3。由于定位标记区域通过离子注入的方式形成在半导体层内,避免了在半导体层表面形成金属层所导致的非定位标记区域沉淀有金属离子;后续在利用具有定位标记区域的半导体层进行其他工艺的制备时,由于定位标记区域与非定位标记区域边界处的散射率和反射率差别较大,能够达到较好的对准效果,提高了该定位标记的定位准确性。

Description

半导体器件及定位标记的制备方法
技术领域
本发明涉及半导体技术领域,具体涉及一种半导体器件及定位标记的制备方法。
背景技术
半导体器件,是利用半导体材料特殊电特性来完成特定功能的电子器件,可用来产生、控制、接收、变换、放大信号和进行能量转换。其应用及其广泛,从消费领域的电子制造业(包含电脑、数码产品、白色家电等)到工业控制类(电力设备、轨道交通、电动汽车、光伏等)领域几乎全部适用。
其中,在半导体器件中,在形成各导电类型的半导体区域时通常是通过离子注入的方式实现的,而在离子注入时需要确定离子注入的位置。因此,一般是在半导体器件的制备过程中,需要形成若干定位标记,通过定位标记确定离子注入,或其他制备工艺的位置。
现有技术中,在半导体层上形成定位标记的方法为在半导体层上沉积金属层,然后利用光刻胶对金属层进行图案化,以得到定位标记。然而,该方法由于在图案化之前,已经在半导体层上沉积有金属层,会造成半导体层表面金属污染;即,在非定位标记区域也可能会残留有金属。由于,后续在利用定位标记进行其他膜层的制备时,是将形成有定位标记的半导体层从而影响定位标记的定位准确性。
发明内容
有鉴于此,本发明实施例提供了一种半导体器件及定位标记的制备方法,以解决定位标记的定位准确性低的问题。
根据第一方面,本发明实施例提供了一种半导体器件,包括:
半导体层;
定位标记区域,形成在所述半导体层内;其中,所述定位标记区域是通过向所述半导体层内注入掺杂离子得到的;所述定位标记区域内的离子掺杂浓度为1×1015~1×1019cm-3
本发明实施例提供的半导体器件,其中定位标记区域通过离子注入的方式形成在半导体层内,避免了在半导体层表面形成金属层所导致的非定位标记区域沉淀有金属离子;后续在利用具有定位标记区域的半导体层进行其他工艺的制备时,由于定位标记区域与非定位标记区域边界处的散射率和反射率差别较大,能够达到较好的对准效果,提高了该定位标记的定位准确性。
结合第一方面,在第一方面第一实施方式中,所述定位标记区域的上表面与所述半导体层的上表面平齐。
本发明实施例提供的半导体器件,将定位标记区域与半导体层平齐设置,能够保证在半导体层表面的定位标记区域与非定位标记区域较明显,便于后续利用该定位标记区域进行对准。
结合第一方面,在第一方面第二实施方式中,所述定位标记区域的上表面与所述半导体层的上表面相隔预设距离。
结合第一方面,在第一方面第三实施方式中,所述掺杂离子的注入深度为0~3μm。
结合第一方面,在第一方面第四实施方式中,所述半导体层的电阻率为0.001~0.1Ω·cm。
本发明实施例提供的半导体器件,由于电阻率是决定最终制备出的半导体器件电学参数好坏的基础指标,通过设置合适的电阻率,能够保证制备出的半导体器件具有较好的电学参数。
结合第一方面,在第一方面第五实施方式中,所述半导体层包括:
衬底;
外延层,形成在所述衬底的表面上;其中,所述定位标记区域形成在所述外延层内。
结合第一方面第五实施方式,在第一方面第六实施方式中,所述半导体层的厚度为200~700μm;所述外延层的厚度为0~300μm。
结合第一方面,或第一方面任一实施方式,在第一方面第七实施方式中,所述掺杂离子为铝离子、硼离子、碳离子或氮离子中的一种。
根据第二方面,本发明实施例提供了一种半导体器件的制备方法,包括:
提供一半导体层;
以1×1011~1×1015cm-3的注入剂量向所述半导体层内注入掺杂离子,以形成定位标记区域。
本发明实施例提供的半导体器件的制备方法,其中,通过离子注入的方式在半导体层内形成定位标记区域,避免了在半导体层表面形成金属层所导致的非定位标记区域沉淀有金属离子;后续在利用具有定位标记区域的半导体层进行其他工艺的制备时,由于定位标记区域与非定位标记区域边界处的散射率和反射率差别较大,能够达到较好的对准效果,提高了该定位标记的定位准确性。
结合第二方面,在第二方面第一实施方式中,所述掺杂离子的注入能量为5~100keV,注入温度为23~600℃。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的半导体器件的结构图;
图2是根据本发明实施例的半导体器件的结构图;
图3是根据本发明实施例的半导体器件的结构图;
图4是根据本发明实施例的半导体器件的结构图;
图5是根据本发明实施例的定位标记的制备方法流程图;
图6a-图6d是与本发明实施例的定位标记的制备方法对应的结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供了一种半导体器件,如图1所示,包括半导体层10以及定位标记区域20。其中,定位标记区域20形成在半导体层10内,其是通过向半导体层10内注入掺杂离子得到的。具体地,在形成的定位标记区域20内,离子掺杂浓度为1×1015~1×1019cm-3
由于定位标记区域20通过离子注入的方式形成在半导体层10内,避免了在半导体层10表面形成金属层所导致的非定位标记区域沉淀有金属离子;后续在利用具有定位标记区域的半导体层进行其他工艺的制备时,由于定位标记区域20与非定位标记区域边界处的散射率和反射率差别较大,能够达到较好的对准效果,提高了该定位标记的定位准确性。
具体地,半导体层10的材料可以为碳化硅、硅、蓝宝石、砷化镓或金刚石中的一种或多种。其中,由于碳化硅材料具有宽带隙、高临界击穿电场、高热导率、高载流子饱和漂移速率等特点,可用于制作耐高温、高电压、大功率的电力电子器件,现已成为制备电力电子器件的理想材料。以碳化硅材料制备的功率器件,具有击穿电压高、功率大、耐高温、可靠性高、损耗低等特点,所制备出的功率器件可用于构建高效输配电网络以及新能源***中。因此,优选地,本实施例中,半导体层10的材料为碳化硅。此外,碳化硅材料为3英寸或4英寸或6英寸或8英寸。
进一步地,半导体层10的材料为3C-SiC、4H-SiC或6H-SiC中的一种或多种。
如图1所示,定位标记区域20的上表面与半导体层10的上表面平齐,即定位标记区域20暴露出半导体层10的上表面。将定位标记区域20与半导体层10平齐设置,能够保证在半导体层10表面的定位标记区域20与非定位标记区域较明显,便于后续利用该定位标记区域20进行对准。其中,定位标记区域20的设置数量以及具***置,可以根据半导体器件的结构进行设置。
后续在利用定位标记区域20进行半导体器件的制备时,可以将形成有定位标记区域20的半导体层10上,形成有定位标记区域20所在侧的表面涂覆光刻胶,并将涂覆光刻胶后的半导体层10置入光刻机的光学***中,由于半导体层10的定位标记区域20与非定位标记区域的边界处光学散射率和反射率相差较大,可以根据散射率和/或反射率的差别进行定位,从而实现对涂覆的光刻胶与光刻版进行对准。
进一步可选地,半导体层10内掺杂离子的注入深度为0~3μm,即定位标记区域20的注入深度为0~3μm。其中,注入深度的具体深度可以根据实际情况进行相应的设置。
此外,定位标记区域内的离子掺杂浓度设置为1×1015~1×1019cm-3,用于保证在半导体层10内形成的定位标记区域20与非定位标记区域的边界处的反射率以及散射率的差别较大,便于后续利用定位标记区域20进行对准。进一步,定位标记区域内的离子掺杂浓度影响着半导体层10的电阻率,而半导体层10的电阻率越低,说明制备出的半导体器件的导电性能越好。因此,通过设置离子掺杂浓度,在能够形成可以用于对准的定位标记区域20的情况下,还能保证制备出的半导体器件具有交底的电阻率。其中,半导体层10的电阻率为0.001~0.1Ω·cm。
作为本实施例的一种可选实施方式,如图2所示,定位标记区域20可以嵌入在半导体层10,即定位标记区域20的上表面与半导体层10的上表面相隔预设距离。
作为本实施例的另一种可选实施方式,如图3所示,半导体层10包括衬底11以及形成在衬底11表面上的外延层12。其中,定位标记区域20形成在外延层12内。具体地,如图3所示,定位标记区域20的上表面与外延层12的上表面平齐;或,如图4所示,定位标记区域20的上表面与外延层12的上表面相隔预设距离。
进一步地,外延层12的材料可以与衬底11的材料相同,也可以与衬底11的材料不同。优选地,外延层12与衬底11的材料全部为碳化硅材料。此外,可选地,半导体层的厚度为200~700μm,外延层的厚度为0~300μm。
作为本实施例的一种可选实施方式,其中,碳化硅材料可以为重掺杂氮离子N或磷离子P的碳化硅材料(掺杂浓度大于1E16cm-3);也可以是轻掺杂氮离子N或磷离子P的碳化硅材料(掺杂浓度大于1E15cm-3)。
其中,形成定位标记区域20的掺杂离子为铝离子、硼离子、碳离子或氮离子中的一种。优选地,掺杂离子为铝离子。
本发明实施例还提供了一种定位标记的制备方法,该定位标记用于半导体器件的制备中,如图5所示,该方法包括:
S11,提供一半导体层。
如图6a所示,提供半导体层10,该半导体层10的材料可以为碳化硅、硅、蓝宝石、砷化镓或金刚石中的一种或多种;优选地,半导体层10的材料为碳化硅。进一步地,半导体层10的材料为3C-SiC、4H-SiC或6H-SiC中的一种或多种。
S12,以1×1011~1×1015cm-3的注入剂量向半导体层内注入掺杂离子,以形成定位标记区域。
在半导体层20内通过离子注入的方式形成定位标记区域20,避免了在半导体层10表面形成金属层所导致的非定位标记区域沉淀有金属离子;后续在利用具有定位标记区域20的半导体层10进行其他工艺的制备时,由于定位标记区域20与非定位标记区域边界处的散射率和反射率差别较大,能够达到较好的对准效果,提高了该定位标记的定位准确性。
进一步地,如图6b所示,在半导体层10上形成有离子注入窗口30,利用该离子注入窗口30向半导体层10内注入掺杂离子。其中,形成离子注入窗口30的过程可以是,首先在半导体层10上形成一层掩膜层,然后通过对掩膜层进行光刻或刻蚀,形成离子注入窗口30;也可以是,将光刻版的图像通过感光掩膜转移复制到半导体层10上,以形成离子注入窗口30。需要说明的是,离子注入窗口的尺寸可以根据实际情况进行具体设置。
如图6c所示,利用离子注入窗口30进行掺杂离子注入之后,在半导体层10内形成定位标记区域20。然后,将离子注入窗口30去除,形成如图6d所示的结构,其中,所形成的定位标记区域20的上表面与半导体层10的上表面平齐。
可选地,用于形成定位标记区域20的掺杂离子可以为铝离子、硼离子、碳离子或氮离子中的一种。优选地,掺杂离子为铝离子。
进一步可选地,在进行离子注入过程中,掺杂离子的注入能量为5~100keV,注入温度为23~600℃,该注入能量能够保证所形成的定位标记区域20的注入深度,用于提高后续对准的精度。
此外,在S12之前,还可以在衬底11上生成外延层12,其中,衬底11与外延层12形成半导体层10。外延层12的材料可以与衬底11的材料相同,也可以与衬底11的材料不同。优选地,外延层12与衬底11的材料全部为碳化硅材料。可选地,半导体层的厚度为200~700μm,外延层的厚度为0~300μm。在外延层12形成之后,通过离子注入方式,在外延层12内形成定位标记区域20,具体所形成的结构如图3所示。
作为本实施例的另一种可选实施方式,在外延层12内形成定位标记区域20的步骤之前,包括:
(1)对外延层12进行清洗;
(2)对清洗后的外延层12进行涂胶、前烘、曝光、显影、以及坚膜工艺。
其中,可选地,对外延层12可以依次进行Piranha工艺清洗、RCA工艺清洗和DHF工艺清洗。
作为本实施例的另一种可选实施方式,通过设置掺杂离子的注入能量,使得定位标记区域20嵌入半导体层10内部,具体结构如图4所示。
进一步可选地,在S12之后,还可以包括对定位标记区域20进行光学识别的步骤:具体为,在半导体层10内形成定位标记区域20之后,利用光刻机的光学***监测半导体层10内的定位标记区域20与非定位标记区域20的光学参数(包括定位标记区域20与非定位标记区域的边界处的散射率,或反射率),利用监测出的结果,判断定位标记区域20的合格率,即定位标记区域20是否可以用于下一版的曝光。
其中,定位标记区域20内的离子掺杂浓度设置为1×1015~1×1019cm-3,用于保证在半导体层10内形成的定位标记区域20与非定位标记区域的边界处的反射率以及散射率的差别较大,便于后续利用定位标记区域20进行对准。进一步,定位标记区域内的离子掺杂浓度影响着半导体层10的电阻率,而半导体层10的电阻率越低,说明制备出的半导体器件的导电性能越好。其中,半导体层10的电阻率为0.001~0.1Ω·cm。
其中,在同一注入温度(200℃)以及注入能量(20keV)的情况下,离子掺杂浓度、电阻率以及定位标记区域20的合格率如下表所示:
序号 掺杂浓度(cm<sup>-3</sup>) 电阻率(Ω·cm) 合格率(%)
1 1E15 0.087 96.8
2 2E17 0.054 97.2
3 1E18 0.001 97.6
4 1E19 0.00075 98.7
5 2E15 0.1 95.5
6 5E20 0.0007 98.5
7 1E14 0.23 90
因此,由上表可以看出通过设置离子掺杂浓度,在能够形成可以用于对准的定位标记区域20的情况下,还能保证制备出的半导体器件具有较低的电阻率。
此外,关于定位标记区域20以及半导体层10的具体结构细节,请参照图1至图4所示实施例的描述,在此不再赘述。
虽然结合附图描述了本发明的实施例,但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型,这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (10)

1.一种半导体器件,其特征在于,包括:
半导体层;
定位标记区域,形成在所述半导体层内;其中,所述定位标记区域是通过向所述半导体层内注入掺杂离子得到的;所述定位标记区域内的离子掺杂浓度为1×1015~1×1019cm-3
2.根据权利要求1所述的半导体器件,其特征在于,所述定位标记区域的上表面与所述半导体层的上表面平齐。
3.根据权利要求1所述的半导体器件,其特征在于,所述定位标记区域的上表面与所述半导体层的上表面相隔预设距离。
4.根据权利要求1所述的半导体器件,其特征在于,所述掺杂离子的注入深度为0~3μm。
5.根据权利要求1所述的半导体器件,其特征在于,所述半导体层的电阻率为0.001~0.1Ω·cm。
6.根据权利要求1所述的半导体器件,其特征在于,所述半导体层包括:
衬底;
外延层,形成在所述衬底的表面上;其中,所述定位标记区域形成在所述外延层内。
7.根据权利要求6所述的半导体器件,其特征在于,所述半导体层的厚度为200~700μm;所述外延层的厚度为0~300μm。
8.根据权利要求1~7中任一项所述的半导体器件,其特征在于,所述掺杂离子为铝离子、硼离子、碳离子或氮离子中的一种。
9.一种定位标记的制备方法,其特征在于,包括:
提供一半导体层;
以1×1011~1×1015cm-3的注入剂量向所述半导体层内注入掺杂离子,以形成定位标记区域。
10.根据权利要求9所述的方法,其特征在于,所述掺杂离子的注入能量为5~100keV,注入温度为23~600℃。
CN201811129229.XA 2018-09-27 2018-09-27 半导体器件及定位标记的制备方法 Pending CN109449139A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811129229.XA CN109449139A (zh) 2018-09-27 2018-09-27 半导体器件及定位标记的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811129229.XA CN109449139A (zh) 2018-09-27 2018-09-27 半导体器件及定位标记的制备方法

Publications (1)

Publication Number Publication Date
CN109449139A true CN109449139A (zh) 2019-03-08

Family

ID=65544649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811129229.XA Pending CN109449139A (zh) 2018-09-27 2018-09-27 半导体器件及定位标记的制备方法

Country Status (1)

Country Link
CN (1) CN109449139A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090009388A (ko) * 2007-07-20 2009-01-23 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102054877A (zh) * 2009-10-28 2011-05-11 三菱电机株式会社 碳化硅半导体装置
CN102318078A (zh) * 2008-12-10 2012-01-11 应用材料股份有限公司 用于网板印刷图案对准的增强型检视***
CN105047547A (zh) * 2015-07-08 2015-11-11 泰科天润半导体科技(北京)有限公司 一种用于碳化硅器件的对准标记及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090009388A (ko) * 2007-07-20 2009-01-23 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN102318078A (zh) * 2008-12-10 2012-01-11 应用材料股份有限公司 用于网板印刷图案对准的增强型检视***
CN102054877A (zh) * 2009-10-28 2011-05-11 三菱电机株式会社 碳化硅半导体装置
CN105047547A (zh) * 2015-07-08 2015-11-11 泰科天润半导体科技(北京)有限公司 一种用于碳化硅器件的对准标记及其制备方法

Similar Documents

Publication Publication Date Title
Voorthuijzen et al. Local doping of silicon using nanoimprint lithography and molecular monolayers
CN105118807B (zh) 一种低温多晶硅薄膜晶体管及其制造方法
TW201145554A (en) Implant alignment through a mask
CN106340536A (zh) 一种功率半导体器件及其制造方法
Gupta et al. Design, fabrication, and characterization of Ni/4H-SiC (0001) Schottky diodes array equipped with field plate and floating guard ring edge termination structures
CN108767108A (zh) 霍尔器件制备方法及霍尔器件
CN102543667A (zh) 硅片上被对准层图形的形成方法
CN107993957A (zh) 离子注入浓度检测方法及不同离子机台离子注入浓度一致性的评测方法
CN101959790A (zh) 原子级器件的制造
CN109449139A (zh) 半导体器件及定位标记的制备方法
CN104316771B (zh) 碳化硅器件的欧姆接触测试方法
CN106298966A (zh) 半导体器件及其制备方法和电子装置
JP6883745B2 (ja) 半導体装置およびその製造方法
TWI272719B (en) Manufacturing method of solid-state image pickup device, and solid-state image pickup device
Kim et al. Optimized design of multi-zone junction termination extension for high voltage power devices (IGBTs)
CN110034097A (zh) 半导体结构及其形成方法
CN107706148B (zh) 改善光刻标记对准精度的方法、超级结产品的制备方法及超级结产品
DE102014100867A1 (de) Verfahren zur Bearbeitung eines Trägers, Verfahren zur Herstellung einer Ladungsspeicherzelle, Verfahren zur Bearbeitung eines Chips und Verfahren zum elektrischen Kontaktieren einer Abstandhalterstruktur
CN107045973A (zh) 沟槽型超级结的制造方法
CN104701405A (zh) 碳化硅嵌入式电极异面型光导开关及其制作方法
CN101040389A (zh) 实施具有平面型迁移的谐振异质结构的方法
CN113412536A (zh) 制作宽带隙半导体器件时高能量植入期间掩蔽的***和方法
CN103247549A (zh) 一种台阶高度实时监控的碳化硅光敏掩膜刻蚀方法
Jin Boron activation and diffusion in polycrystalline silicon with flash-assist rapid thermal annealing
JP3875750B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190308

RJ01 Rejection of invention patent application after publication