CN109427802B - 包含存储器块之间的共享选择栅极连接件的3d存储器装置 - Google Patents

包含存储器块之间的共享选择栅极连接件的3d存储器装置 Download PDF

Info

Publication number
CN109427802B
CN109427802B CN201811006065.1A CN201811006065A CN109427802B CN 109427802 B CN109427802 B CN 109427802B CN 201811006065 A CN201811006065 A CN 201811006065A CN 109427802 B CN109427802 B CN 109427802B
Authority
CN
China
Prior art keywords
select
conductive material
line
memory
additional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811006065.1A
Other languages
English (en)
Other versions
CN109427802A (zh
Inventor
A·叶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN109427802A publication Critical patent/CN109427802A/zh
Application granted granted Critical
Publication of CN109427802B publication Critical patent/CN109427802B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及一种包含存储器块之间的共享选择栅极连接件的3D存储器装置。一些实施例包含设备和操作所述设备的方法。所述设备中的一些包含：数据线；第一存储器单元串，其包含位于所述设备的不同层级中的第一存储器单元；第一存取线，其用以存取所述第一存储器单元；第一选择栅极，其耦合在所述数据线与所述第一存储器单元串之间；第一选择线，其用以控制所述第一选择栅极；第二存储器单元串，其包含位于所述设备的不同层级中的第二存储器单元；第二存取线，其用以存取所述第二存储器单元，所述第二存取线与所述第一存取线电气分离；第二选择栅极，其耦合在所述数据线与所述第二存储器单元串之间；第二选择线，其用以控制所述第二选择栅极，且所述第一选择线与所述第二选择线电接触。

Description

包含存储器块之间的共享选择栅极连接件的3D存储器装置
技术领域
本申请案大体上涉及存储器装置，且具体来说涉及一种包含存储器块之间的共享选择栅极连接件的3D存储器装置。
背景技术
存储器装置广泛地用于计算机、蜂窝式电话和许多其它电子项目中。常规存储器装置，例如三维(3D)NAND快闪存储器装置，具有用以存储信息的许多存储器单元。存储器单元常常组织成块。存储器装置具有用以将信号提供到与块相关联的选择组件的电路。选择组件可从块当中的块的一部分选择存储器单元以便将信息存储在选定存储器单元中或从选定存储器单元读取信息。存储器装置还具有用以将此类信号提供到选择组件的电路。在一些常规存储器装置的结构中，此类电路可占据存储器装置中的相对较大区域。此较大区域可在此类常规存储器装置中施加区域限制。
发明内容
本申请案的一个方面涉及一种设备，其包括：数据线；第一存储器单元串，其包含位于所述设备的不同层级中的第一存储器单元；第一存取线，其用以存取所述第一存储器单元；第一选择栅极，其耦合在所述数据线与所述第一存储器单元串之间；第一选择线，其用以控制所述第一选择栅极；第二存储器单元串，其包含位于所述设备的不同层级中的第二存储器单元；第二存取线，其用以存取所述第二存储器单元，所述第二存取线与所述第一存取线电气分离；第二选择栅极，其耦合在所述数据线与所述第二存储器单元串之间；和第二选择线，其用以控制所述第二选择栅极，其中所述第一选择线与所述第二选择线电接触。
本申请案的另一方面涉及一种设备，其包括：导电材料；第一导柱，其接触所述导电材料；第二导柱，其接触所述导电材料；第一存储器单元，其沿着所述第一导柱定位在所述导电材料与衬底之间，且导电材料的第一群组邻近所述第一存储器单元；第二存储器单元，其沿着所述第二导柱定位在所述导电材料与衬底之间，且导电材料的第二群组邻近所述第二存储器单元，所述导电材料的第二群组与所述导电材料的第一群组电气分离；第一导电材料，其沿着所述第一导柱定位在所述第一存储器单元与所述导电材料之间；第二导电材料，其沿着所述第一导柱定位在所述第一导电材料与导电材料之间；第一额外导电材料，其沿着所述第二导柱定位在所述第二存储器单元与所述导电材料之间；第二额外导电材料，其沿着所述第二导柱定位在所述第二额外导电材料与导电材料之间；和第三导电材料，其接触所述第一导电材料和所述第一额外导电材料。
本申请案的又一方面涉及一种设备，其包括：导电材料；第一导柱，其接触所述导电材料；第二导柱，其接触所述导电材料；第一结构，其邻近所述第一导柱且沿着所述第一导柱的长度不断地延伸，所述第一结构包含第一材料、第二材料和第三材料，所述第二材料在所述第一材料与所述第二材料之间；第二结构，其邻近所述第二导柱且沿着所述第二导柱的长度不断地延伸，所述第二结构包含第三材料、第四材料和第五材料，所述第四材料在所述第三材料与所述第五材料之间；导电材料的第一群组，其邻近所述第一结构且与介电材料的第一群组交错，所述导电材料的第一群组在所述导电材料与衬底之间；导电材料的第二群组，其邻近所述第二结构且与介电材料的第二群组交错，所述导电材料的第一群组在所述导电材料与所述衬底之间，且所述导电材料的第二群组与所述导电材料的第一群组电气分离；第一导电材料，其沿着所述第一导柱定位在所述导电材料与所述导电材料的第一群组之间；第二导电材料，其沿着所述第一导柱定位在所述第一导电材料与所述导电材料之间；第一额外导电材料，其沿着所述第二导柱定位在所述导电材料与所述导电材料的第二群组之间；第二额外导电材料，其沿着所述第二导柱定位在所述第一额外导电材料与所述导电材料之间；和第三材料，其接触所述第一导电材料和所述第一额外导电材料。
本申请案的又另一方面涉及一种方法，其包括：在存储器装置的操作期间将信号提供到位于位线与所述存储器装置的第一存储器单元串之间的第一导线，所述第一存储器单元串与字线的第一群组相关联；在所述操作期间将所述信号提供到位于所述位线与所述存储器装置的第二存储器单元串之间的第二导线，所述第二存储器单元串与字线的第二群组相关联，所述字线的第一群组与所述字线的第一群组电气分离；和对所述第一存储器单元串的存储器单元中的选定存储器单元执行所述操作。
附图说明
图1展示根据本文中描述的一些实施例的呈存储器装置的形式的设备的框图。
图2展示根据本文中描述的一些实施例的包含具有存储器单元串的存储器阵列和相关联选择电路及选择线的存储器装置的一部分的框图。
图3展示根据本文中描述的一些实施例的图2的存储器装置的示意图。
图4展示根据本文中描述的一些实施例的图3的存储器装置的一部分的示意图。
图5展示根据本文中描述的一些实施例的图2、图3和图4的存储器装置的一部分的结构的侧视图。
图6展示根据本文中描述的一些实施例的包含图5中展示的部分的存储器装置的部分的结构的俯视图。
图7展示根据本文中描述的一些实施例的图6的存储器装置的块的子块的漏极选择线的侧视图。
图8展示根据本文中描述的一些实施例的图6的存储器装置的块的另一子块的漏极选择线的侧视图。
图9展示根据本文中描述的一些实施例的包含每个块中的四个子块和两个相邻块之间的共享漏极选择线信号的存储器装置的一部分的结构。
图10展示根据本文中描述的一些实施例的包含实例读取操作的图9的存储器装置的结构。
图11展示根据本文中描述的一些实施例的包含实例写入操作的图9的存储器装置的结构。
图12展示根据本文中描述的一些实施例的包含实例擦除操作的图9的存储器装置的结构。
具体实施方式
图1展示根据本文中描述的一些实施例的呈存储器装置100的形式的设备的框图。存储器装置100可包含存储器阵列(或多个存储器阵列)101，其含有经布置于例如块BLK0和BLK1的块(存储器单元的块)中的存储器单元102。块BLK0和BLK1中的每一个可包含其自身的子块，例如子块SB0和SB1。在存储器装置100的物理结构中，存储器单元102可竖直地布置(例如在彼此上方)在存储器装置100的衬底(例如半导体衬底)上方。图1展示存储器装置100作为实例，其具有两个块BLK0和BLK1以及块中的每一个中的两个子块。存储器装置100可具有多于两个块和在所述块中的每一个中的多于两个子块。
如图1中所展示，存储器装置100可包含存取线(其可包含字线)150和数据线(其可包含位线)170。存取线150可携带信号(例如字线信号)WL0到WLm。数据线170可携带信号(例如，位线信号)BL0到BLn。存储器装置100可使用存取线150选择性存取块BLK0和BLK1的存储器单元102，和使用数据线170与块BLK0和BLK1的存储器单元102选择***换信息(例如，数据)。块BLK0可具有存取线(例如字线)，其与块BLK1的存取线(例如字线)电气分离。相同块的子块可共享存取线(例如可共享字线)。举例来说，块BLK0的子块SB0和SB1可共享存取线的群组，且块BLK1的子块SB0和SB1可共享存取线的另一群组。
存储器装置100可包含地址寄存器107以接收线(例如，地址线)103上的地址信息(例如，地址信号)ADDR。存储器装置100可包含可解码来自地址寄存器107的地址信息的行存取电路108和列存取电路109。基于经解码地址信息，存储器装置100可确定将在存储器操作期间存取块BLK0和BLK1的哪些子块的哪些存储器单元102。存储器装置100可执行读取操作以从块BLK0和BLK1的存储器单元102读取(例如感测)信息(例如先前所存储的信息)，或执行写入(例如编程)操作以将(例如程序)信息存储在块BLK0和BLK1的存储器单元102中。存储器装置100可使用与信号BL0到BLn相关联的数据线170以提供待存储于存储器单元102中的信息或获得从存储器单元102读取(例如，感测)的信息。存储器装置100还可执行擦除操作以擦除来自块BLK0和BLK1的存储器单元102中的一些或全部的信息。
存储器装置100可包含控制单元118，其可经配置以基于线104上的控制信号控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号和其它信号(例如芯片启用信号CE#、写入启用信号WE#)以指示存储器装置100可执行哪一操作(例如读取、写入或擦除操作)。
存储器装置100可包含驱动电路119以将线(导线)121上的信号(例如漏极选择栅极信号)SGD-0-1-2-3(SGD0、SGD1、SGD2和SGD3的简称)及线(导线)122上的信号(例如源极选择栅极信号)SGS-0-1-2(SGS0、SGS1和SGS2的简称)提供到块BLK0和BLK1。图1展示四个信号SGD-0-1-2-3及三个信号SGS-0-1-2作为实例。这些信号的数目可变化。
信号SGD-0-1-2-3可在特定时间在相同操作中具备不同电压或相同电压，这取决于存储器装置100在所述特定时间运行哪一操作。信号SGD-0-1-2-3在不同操作之间还可具备不同电压或相同电压。
信号SGS-0-1-2可在特定时间在相同操作中具备不同电压或相同电压，这取决于存储器装置100在所述特定时间运行哪一操作。信号SGS-0-1-2在不同操作之间还可具备不同电压或相同电压。
在操作(例如读取、写入和擦除)期间，存储器装置100可使用信号SGD-0-1-2-3和SGS-0-1-2以在数据线170中的一个与块BL0或块BLK1中的任一个的子块(选定子块)之间选择性地形成导电路径(例如电流路径)。待存储于选定子块中或从选定子块读取的信息的值可基于数据线170上的信号BL0到BLn的值(例如电流或电压值)。
在存储器装置100的物理结构中，驱动电路119可形成于衬底中(例如在存储器阵列101正下方或侧下方形成)。或者，驱动电路119可形成在衬底上方。
存储器装置100可包含感测和缓冲电路120，其可包含例如感测放大器和页缓冲电路(例如，数据锁存器)的组件。感测和缓冲电路120可响应于来自列存取电路109的信号BL_SEL0到BL_SELn。感测和缓冲电路120可经配置以确定(例如通过感测)从块BLK0和BLK1的存储器单元102(例如在读取操作期间)读取的信息的值且将信息的值提供到线(例如全局数据线)175。感测和缓冲电路120还可经配置以使用线175上的信号以基于线175上的信号的值(例如电压值)确定待存储(例如编程)在块BLK0和BLK1的存储器单元102中(例如在写入操作期间)的信息的值(例如在写入操作期间)。
存储器装置100可包含输入/输出(I/O)电路117以在块BLK0和BLK1的存储器单元102与线(例如I/O线)105之间交换信息。线105上的信号DQ0到DQN可表示从块BLK0和BLK1的存储器单元102读取或存储于其中的信息。线105可包含存储器装置100内的节点或其中可存在存储器装置100的包装上的引脚(或焊球)。在存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104和105与存储器装置100通信。
存储器装置100可接收供电电压，所述供电电压包含供电电压Vcc和Vss。供电电压Vss可在地面电位(例如，具有大约零伏特的值)下操作。供电电压Vcc可包含从例如电池或交流电到直流电(AC-DC)转换器电路的外部电源供应到存储器装置100的外部电压。
存储器单元102中的每一个可经编程以存储表示至多一个位(例如单个位)的值或例如两个、三个、四个或另一数目个位的多个位的值。举例来说，存储器单元102中的每一个可经编程以存储表示单个位的二进制值“0”或“1”的信息。单个位/单元有时称为单个层级单元。在另一实例中，存储器单元102中的每一个可经编程以存储表示多个位的值的信息，例如两个位的四个可能的值“00”、“01”、“10”和“11”中的一个、三个位的八个可能的值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”中的一个或另一数目的多个位的其它值中的一个。具有存储多个位的能力的单元有时称为多层级单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可保留当功率(例如电压Vcc、Vss或两个)从存储器装置100断开时存储于其上的信息。举例来说，存储器装置100可以是快闪存储器装置，例如NAND闪存(例如，3D NAND)、或NOR快闪存储器装置，或另一种存储器装置，例如可变电阻存储器装置(例如，相变存储器装置或电阻电阻性随机存取存储器(RAM)装置)。
所属领域的一般技术人员可认识到，存储器装置100可包含其它组件，其中若干未展示于图1中以便不混淆本文中所描述的实例实施例。存储器装置100的至少一部分可包含结构且执行与结构类似或相同的操作和下文参考图2到图12所描述的存储器装置中的任一个的操作。
图2展示根据本文中描述的一些实施例的包含具有存储器单元串的存储器阵列201和相关联选择电路的存储器装置200的一部分的框图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。
如图2中所展示，存储器装置200可包含块(存储器单元的块)BLK0、BLK1到BLKi。三个块经展示为实例。存储器装置200可包含许多块(例如，多达数千个或更多的块)。在存储器装置200的物理结构中，块可布置成(例如形成)一个块邻近另一块，使得每个块可具有相邻块。相邻块为定位成紧邻(例如邻近)彼此的块。举例来说，在存储器装置200的物理结构中，块BLK0和BLK1可以是相邻块。
存储器装置200的块BLK0、BLK1到BLKi中的每一个可包含(例如可划分成)子块。举例来说，块BLK0和BLK1中的每一个可包含子块SB0和SB1。块BLKi可包含子块SB0(及子块SB1，其未展示)。块BLK0、BLK1到BLKi可包含相同数目的子块。图2展示其中块BLK0、BLK1到BLKi中的每一个可包含两个子块(例如SB0和SB1)的实例。然而，块BLK0、BLK1到BLKi中的每一个可具有多于两个块(例如SB0、SB1、SB2、SB3等等)。
如图2中所展示，每一子块(例如SB0或SB1)具有其自身的存储器单元串，且存储器单元串中的每一个可与选择电路相关联(例如耦合到选择电路)。举例来说，块BLK0的子块SB0具有存储器单元串231a、232a和233a及相关联选择电路(例如漏极选择电路)241a、242a和243a，以及选择电路(例如源极选择电路)241'a、242'a和243'a。块BLK0的子块SB1具有存储器单元串234a、235a和236a及相关联选择电路(例如漏极选择电路)244a、245a和246a，以及选择电路(例如源极选择电路)244'a、245'a和246'a。
块BLK1的子块SB0具有存储器单元串231b、232b和233b及相关联选择电路(例如漏极选择电路)241b、242b和243b，以及选择电路(例如源极选择电路)241'b、242'b和243'b。块BLK1的子块SB1具有存储器单元串234b、235b和236b及相关联选择电路(例如漏极选择电路)244b、245b和246b，以及选择电路(例如源极选择电路)244'b、245'b和246'b。
BLKi的子块SB0具有存储器单元串231c、232c和233c及相关联选择电路(例如漏极选择电路)241c、242c和243c，以及选择电路(例如源极选择电路)241'c、242'c和243'c。存储器装置200的块(例如块BLK0、BLK1到BLKi)的子块可具有相同数目的存储器单元串和相关联选择电路。
图2展示子块中(例如，子块SB0中)的三个存储器单元串和其相关联电路的实例。块BLK0、BLK1到BLKi的每一子块中的存储器单元串和其相关联选择电路的数目可变化。
存储器装置200可包含分别携带信号BL0、BL1和BL2的数据线270、271和272。数据线270、271和272中的每一个可经构造为导线(其包含导电材料)。块BLK0、BLK1到BLKi的存储器单元串可共享数据线270、271和272。
举例来说，(块BK0的)存储器单元串231a、234a、(块BLK1的)存储器单元串231b、234b和(BLKi的)存储器单元串231c可共享数据线270。
(块BK0的)存储器单元串232a、235a、(块BK1的)存储器单元串232b、235b和(块BLKi的)存储器单元串232c可共享数据线271。
(块BK0的)存储器单元串233a、236a、(块BK1的)存储器单元串233b、236b和(块BKi)的存储器单元串233c可共享数据线272。图2展示三个数据线270、271和272作为实例。数据线的数目可变化。
存储器装置200可包含可携带信号SRC(例如，源极线信号)的线299。线299可经构造为导线(其包含导电材料)且可形成存储器装置200的源极(例如源极线)的一部分。块BLK0、BLK1到BLKi可共享线299。或者，块BLK0、BLK1到BLKi中的每一个可具有其自身的类似于线299的线(例如源极)。
存储器装置200可包含块BLK0、BLK1到BLKi中的存取线，其中存取线在相同块内以电气方式彼此分离且在块之间电气分离。如图2中所展示，块BLK0、BLK1、BLK2及BLK3中的每一个可包含其自身的与信号(例如字线信号)WL0、WL1、WL2和WL3相关联的存取线。举例来说，在块BLK0中，存储器装置200包含可分别携带对应的信号(例如字线信号)WL00、WL10、WL20和WL30的存取线(其可以是或可包含字线)2200、2210、2220和2230(例如存取线的群组)。
在块BLK1中，存储器装置200包含可分别携带对应的信号(例如字线信号)WL01、WL11、WL21和WL31的存取线(其可以是或可包含字线)2201、2211、2221和2231(例如存取线的群组)。
在块BLKi中，存储器装置200包含可携带对应的信号(例如字线信号)WL0i、WL1i、WL2i和WL3i的存取线(其可以是或可包含字线)220i、221i、222i和223i。
存取线2200到2230、2201到2231和220i到223i可经构造为导电存取线(其包含导电材料)，所述导电存取线可形成存储器装置200的用以存取相应的块中的存储器单元的相应存取线的一部分。图2展示块BLK0、BLK1到BLKi中的每一个中的四个存取线(2200到2230、2201到2231或220i到223i)作为实例。存取线的数目可变化。
在块BK0的子块SB0中，存储器装置200包含可由选择电路241a、242a和243a共享的选择线(例如漏极选择线)2800、2810、2820和2830。在块BK0的子块SB1中，存储器装置200包含可由选择电路244a、245a和246a共享的选择线(例如漏极选择线)2801、2811、2821和2831。块BLK0可包含可由选择电路241'a、242'a、243'a、244'a、245'a和246'a共享的选择线(例如源极选择线)284、285和286。
在块BLK1的子块SB0中，存储器装置200包含可由选择电路241b、242b和243b共享的选择线(例如漏极选择线)2800、2810、2820和2830。在块BLK1的子块SB1中，存储器装置200包含可由选择电路244b、245b和246b共享的选择线(例如漏极选择线)2801、2811、2821和2831。块BLk1可包含可由选择电路241'b、242'b、243'b、244'b、245'b和246'b共享的选择线(例如源极选择线)284、285和286。
在块BLKi的子块SB0中，存储器装置200包含可由选择电路241c、242c和243c共享的选择线(例如漏极选择线)2800、2810、2820和2830及可由选择电路241'c、242'c和243'c共享的选择线(例如源极选择线)284、285和286。
图2展示其中存储器装置200包含与子块(例如块BLK0的子块SB0)中的漏极选择电路(例如241a、242a或243a)相关联的四个漏极选择线(例如2800、2810、2820和2830)的实例。然而，存储器装置200可包含与漏极选择电路相关联的多于或少于四个漏极选择线。类似地，图2展示其中存储器装置200包含与子块(例如块BLK0的子块SB0)中的源极选择电路(例如241'a、242'a或243'a)相关联的三个源极选择线(例如284、285和286)的实例。然而，存储器装置200可包含与源极选择电路相关联的多于或少于三个源极选择线。
存储器装置200可包含连接件280'0、2810、282'0、283'0、280'1、2811、282'1、283'1，所述连接件中的每一个可电连接两个相应选择线。图2展示连接件280'0、2810、282'0、283'0、280'1、2811、282'1、283'1自身以避免使图2中所展示的元件拥挤。然而，图4和图6展示图2的连接件280'0、2810、282'0、283'0、280'1、2811、282'1、283'1的实例布线。
图2展示连接件280'0以指示块BLK0的子块SB0的选择线2800(有时被称作选择线2800/SB0/BLK0)，且块BLK1的子块SB0的选择线2800(有时被称作选择线2800/SB0/BLK1)可通过连接件280'0彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2800/SB0/BLK0和2800/SB0/BLK1可具备(例如经施加)相同信号。这还意味着选择线2800/SB0/BLK0和2800/SB0/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件281'0以指示块BLK0的子块SB0的选择线2810(有时被称作选择线2810/SB0/BLK0)，且块BLK1的子块SB0的选择线2810(有时被称作选择线2810/SB0/BLK1)可通过连接件281'0彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2810/SB0/BLK0和2810/SB0/BLK1可具备(经施加)相同信号。这还意味着选择线2810/SB0/BLK0和2810/SB0/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件282'0以指示块BLK0的子块SB0的选择线2820(有时被称作选择线2820/SB0/BLK0)，且块BLK1的子块SB0的选择线2820(有时被称作选择线2820/SB0/BLK1)可通过连接件282'0彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2820/SB0/BLK0和2820/SB0/BLK1可具备(经施加)相同信号。这还意味着选择线2820/SB0/BLK0和2820/SB0/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件283'0以指示块BLK0的子块SB0的选择线2830(有时被称作选择线2830/SB0/BLK0)，且块BLK0的子块SB0的选择线2831(有时被称作选择线2831/SB0/BLK0)可通过连接件283'0彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2830/SB0/BLK0和2831/SB0/BLK0可具备(经施加)相同信号。这还意味着选择线2830/SB0/BLK0和2831/SB0/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件280'1以指示块BLK0的子块SB1的选择线2801(有时被称作选择线2801/SB1/BLK0)，且块BLK1的子块SB1的选择线2801(有时被称作选择线2801/SB1/BLK1)可通过连接件281'1彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2801/SB1/BLK0和2801/SB1/BLK1可具备(经施加)相同信号。这还意味着选择线2801/SB1/BLK0和2801/SB1/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件281'1以指示块BLK0的子块SB1的选择线2811(有时被称作选择线2811/SB1/BLK0)，且块BLK1的子块SB1的选择线2811(有时被称作选择线2811/SB1/BLK1)可彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2811/SB1/BLK0和2811/SB1/BLK1可具备(经施加)相同信号。这还意味着选择线2811/SB1/BLK0和2811/SB1/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件282'1以指示块BLK0的子块SB1的选择线2821(有时被称作选择线2821/SB1/BLK0)，且块BLK1的子块SB1的选择线2821(有时被称作选择线2821/SB1/BLK1)可通过连接件282'1彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2821/SB1/BLK0和2821/SB1/BLK1可具备(经施加)相同信号。这还意味着选择线2821/SB1/BLK0和2821/SB1/BLK1可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
图2展示连接件283'1以指示块BLK0的子块SB0的选择线2831(有时被称作选择线2831/SB0/BLK0)，且块BLK0的子块SB0的选择线2831(有时被称作选择线2831/SB0/BLK0)可通过连接件283'1彼此电接触(例如可彼此电连接)。因此，在存储器装置200中，选择线2831/SB0/BLK0和2831/SB0/BLK0可具备(经施加)相同信号。这还意味着选择线2831/SB0/BLK0和2831/SB0/BLK0可在存储器装置200的操作(例如读取、写入或擦除操作)期间接收相同信号。
在存储器装置200的结构中，连接件280'0、2810、282'0、283'0、280'1、2811、282'1、283'1中的每一个可包含导电材料，所述导电材料经形成以与两个相应选择线的材料电接触。举例来说，连接件283'0可包含导电材料，所述导电材料经形成以与形成选择线2830/SB0/BLK0的材料和形成选择线2831/SB0/BLK0的材料电接触。在另一实例中，连接件282'0可包含导电材料，所述导电材料经形成以与形成选择线2820/SB0/BLK0的材料和形成选择线2821/SB0/BLK0的材料电接触。
每一个连接件280'0、2810、282'0、283'0、280'1、2811、282'1、283'1的材料可包含金属、经掺杂多晶硅或其它导电材料。
存储器装置200的漏极选择电路中的每一个可在相应数据线与相应存储器单元串之间包含多个串联连接的漏极选择栅极(例如四个串联连接的晶体管，图3中展示)。漏极选择栅极可基于提供到相应漏极选择线上的信号的电压由相应漏极选择线控制(例如开启或切断)。
存储器装置200的源极选择电路中的每一个可在线299与相应存储器单元串之间包含多个串联连接的源极选择栅极(例如三个串联连接的晶体管，图3中展示)。源极选择栅极可基于提供到相应源极选择线上的信号的电压由相应源极选择线控制(例如开启或切断)。
在图2中，存储器装置200的存储器单元串中的每一个具有存储器单元(图3中展示)，所述存储器单元经布置成串(例如彼此间串联耦合)以存储信息。在存储器装置200的操作(例如读取、写入或擦除操作)期间，存储器单元串可经个别地选择以存取选定存储器单元串中的存储器单元以便将信息存储在选定存储器单元串中或从选定存储器单元串读取信息。与选定存储器单元串相关联的一个或两个选择电路(漏极选择电路和源极选择电路)可取决于存储器装置200对选定存储器单元串执行哪一操作而经启动(例如通过开启选择电路(或选定电路)中的选择栅极(例如晶体管))。
在存储器装置200的操作期间启动存储器装置200的选择电路当中的特定选择电路可包含将具有某些值的电压提供(例如，施加)到与所述特定选择电路相关联的选择线上的信号。当启动存储器装置200的特定漏极选择电路时，其可将与所述特定选择电路相关联的选定存储器单元串电连接到相应数据线(例如数据线270、271或272中的一个)(例如形成从选定存储器单元串到相应数据线的电流路径)。当启动特定源极选择电路时，其可将与所述特定选择电路相关联的选定存储器单元串电连接到源极(例如线299)(例如形成从选定存储器单元串到源极的电流路径)。
图3展示根据本文中描述的一些实施例的图2的存储器装置200的示意图。为简单起见，在图3中仅标注图2的存储器装置200的存储器单元串中的一些和选择电路中的一些。
如图3中所展示，每一选择线可携带相关联的选择信号。举例来说，在块BLK0的子块S0中，选择线(例如漏极选择线)2800、2810、2820和2830可分别携带相关联信号(例如漏极选择-栅极信号)SGD00、SGD10、SGD20和SGD30。选择线(例如源极选择线)284、285和286可分别携带相关联信号(例如源极选择-栅极信号)SGS00、SGS10和SGS20。
在块BLK0的子块SB1中，选择线(例如漏极选择线)2801、2811、2821和2831可分别携带相关联信号SGD01、SGD11、SGD21和SGD31。选择线(例如源极选择线)284、285和286可分别携带相关联信号SGS01、SGS11和SGS21。
在块BLK1的子块SB0中，选择线(例如漏极选择线)2800、2810、2820和2830可分别携带相关联信号SGD00、SGD10、SGD20和SGD30。选择线(例如源极选择线)284、285和286可分别携带相关联信号SGS00、SGS10和SGS20。
在块BLK1的子块SB1中，选择线(例如漏极选择线)2801、2811、2821和2831可分别携带相关联信号SGD01、SGD11、SGD21和SGD31。选择线(例如源极选择线)284、285和286可分别携带相关联信号SGS01、SGS11和SGS21。
因此，如图3中所展示，相同块(例如块BLK0)的每一子块(例如SB0或SB1)的漏极选择线中的一些可具备(经施加)其自身的不同于相同块的另一子块的漏极选择线信号的集合的漏极选择栅极信号的集合(例如信号SGD00、SGD10和SGD20的集合，或信号SGD01、SGD11和SGD21的集合)。然而，不同块(例如相邻块)的两个子块(例如SB0/BK和SB0/BK1)的漏极选择线中的一些可具备(经施加)漏极选择信号的相同集合。举例来说，块BLK0的子块SB0和块BLK1的子块SB0可具备(经施加)信号SGD00、SGD10和SGD20的相同集合。在另一实例中，BLK0的子块SB1和块BLK1的子块SB1可具备(经施加)信号SGD01、SGD11和SGD21的相同集合。相同块(例如块BLK0)的子块(例如SB0和SB1)的源极选择线可具备(经施加)源极栅极信号的集合(例如信号SGS00、SGS10和SGS20的集合)的相同集合。
如图3中所展示，存储器装置200可包含：存储器单元210、211、212和213；选择栅极(例如漏极选择栅极或晶体管)260、261、262、263；和选择栅极(例如源极选择栅极或晶体管)264、265和266，其可相对于存储器装置200的结构(图5中展示)按例如x，y和z方向(例如维度)的三维(3D)以物理方式布置。
存储器装置200的存储器单元串(例如存储器单元串231a、232a、233a、234a、231b、234b、231c)中的每一个可包含存储器单元210中的一个、存储器单元211中的一个、存储器单元212中的一个和存储器单元213中的一个。图3展示每一存储器单元串中的四个存储器单元210、211、212和213的实例。每一存储器单元串中的存储器单元的数目可变化。此外，所属领域的技术人员将认识到，存储器装置200的存储器单元串的存储器单元210、211、212和213当中的存储器单元中的一些可以是虚拟存储器单元。虚拟存储器单元是未经配置以存储信息的存储器单元。虚拟存储器单元可出于所属领域的技术人员已知的目的而加以配置。在存储器装置200的一些实例中，存储器装置200的每一存储器单元串的两个端部处的存储器单元(例如紧邻选择栅极260、选择栅极266或选择栅极260和266两者的存储器单元)中的一个或两个(或更多)可以是虚拟存储器单元。
如图3中所展示，选择电路(例如漏极选择电路)241a、242a、243a、244a、241b、244b和241c中的每一个可包含四个选择栅极：选择栅极260中的一个、选择栅极261中的一个、选择栅极262中的一个和选择栅极263中的一个。图3展示其中存储器装置200在每一漏极选择电路中包含四个漏极选择栅极(例如260、262、263和264)的实例。然而，存储器装置200可在每一漏极选择电路中包含少于或多于四个漏极选择栅极，这取决于与每一漏极选择电路相关联的漏极选择线的数目。每一漏极选择电路中的漏极选择栅极的数目(例如图3中的实例中的四个)可等于与每一漏极选择电路相关联的漏极选择线的数目(例如图3中的实例中的四个)。
选择电路(例如源极选择电路)241'a、242'a、243'a、244'a、241'b、244'b和241'c中的每一个可包含三个选择栅极：选择栅极264中的一个、选择栅极265中的一个和选择栅极266中的一个。图3展示其中存储器装置200在每一源极选择电路中包含三个源极选择栅极(例如264、265和266)的实例。然而，存储器装置200可在每一源极选择电路中包含少于或多于三个源极选择栅极，这取决于与每一源极选择电路相关联的源极选择线的数目。每一源极选择电路中的源极选择栅极的数目(例如图3中的实例中的三个)可等于与每一源极选择电路相关联的源极选择线的数目(例如图3中的实例中的三个)。
选择栅极260到266中的每一个可用作晶体管。举例来说，选择电路241a的选择栅极260可用作场效应晶体管(FET)，例如金属氧化物半导体FET(MOSFET)。此MOSFET的实例包含n通道MOS(NMOS)晶体管。
如图3中所展示，在特定选择电路之间共享的选择线可由那些特定选择电路的相应选择栅极共享。举例来说，块BLK0的子块SB0的选择线2800可由块BLK0的子块SB0的选择电路241a、242a和243a的选择栅极260共享。块BLK0的子块SB0的选择线2810可由块BLK0的子块SB0的选择电路241a、242a和243a的选择栅极261共享。块BLK0的子块SB0的选择线2820可由块BLK0的子块SB0的选择电路241a、242a和243a的选择栅极262共享。块BLK0的子块SB0的选择线2830可由块BLK0的子块SB0的选择电路241a、242a和243a的选择栅极260共享。
在另一实例中，块BLK0的子块SB0的选择线284可由块BLK0的子块SB0的选择电路241'a、242'a和243'a的选择栅极264共享。块BLK0的子块SB0的选择线285可由块BLK0的子块SB0的选择电路241'a、242'a和243'a的选择栅极265共享。块BLK0的子块SB0的选择线286可由块BLK0的子块SB0的选择电路241'a、242'a和243'a的选择栅极266共享。
选择线(例如块BLK0的子块SB0的选择线2800)可携带信号(例如信号SGD00)，但其不用作开关(例如晶体管)。选择栅极(例如块BLK0的子块SB0的选择电路241a的选择栅极260)可从相应选择线(例如块BLK0的子块SB0的选择线2800)接收信号(例如信号SGD00)且可用作开关(例如晶体管)。
在存储器装置200的物理结构中，选择线(例如块BLK0的子块SB0的选择线2800)可以是导电材料片(例如层)。导电材料可包含金属、经掺杂多晶硅或其它导电材料。
在存储器装置200的物理结构中，选择栅极(例如块BLK0的子块SB0的选择电路241a的选择栅极260)可包含以下各者(可由以下各者形成)：相应选择线(例如块BLK0的子块SB0的选择线2800)的导电材料的一部分、通道材料(例如多晶硅通道)的一部分和导电材料的部分与通道材料的部分之间的介电材料(例如类似于晶体管(例如FET)的栅极氧化物)的一部分。
为了集中于本文中所论述的实施例，下文参考图4到图8的描述集中于存储器装置200的一部分，所述部分包含数据线BL0和耦合到数据线BL0的块BLK0和BLK1的子块SB0和SB1的元件。其它数据线和耦合到存储器装置200的其它数据线的块BLK0和BLK1的子块SB0和SB1的相关联元件具有类似结构和连接件。
图4展示根据本文中描述的一些实施例的图3的存储器装置200的一部分的示意图。如图4中所展示，存储器装置200的部分包含数据线270和线(例如源极)299；块BLK0的子块SB0和SB1的元件包含漏极选择电路(241a和244a)、存储器单元串(231a和234a)和源极选择电路241'a和244'a；且块BLK1的子块SB0和SB1的元件包含漏极选择电路(241b和244b)、存储器单元串(231b和234b)和源极选择电路241'b及244'b。
图4还展示块BLK0的子块SB0与SB1之间的连接件283'0、块BLK1的子块SB0与SB1之间的连接件283'1和块BLK0与BLK1之间的连接件280'0、281'0、282'0、280'1、281'1和282'1。上文还在参考图2的描述中描述这些连接件(280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1)。
如图4中所展示，选择电路(例如相应块BLK0和BLK1的241a、244a、241b和244b)中的每一个的选择栅极(例如漏极选择栅极)260、261、262和263可在数据线270与相应存储器单元串(例如存储器单元串231a、234a、231b和234b中的一个)之间彼此串联耦合。选择电路(例如相应块BLK0和BLK1的241'a、244'a、241'b和244'b)中的每一个的选择栅极(例如源极选择栅极)264、265和266可在线299与相应存储器单元串(例如存储器单元串231a、234a、231b和234b中的一个)之间彼此串联耦合。
信号SGD00、SGD10和SGD20可具备电压以分别控制(例如开启或切断)块BLK0和BLK1中的每一个的子块SB0的选择栅极260、261和262。
信号SGD01、SGD11和SGD21可具备电压以分别控制(例如开启或切断)块BLK0和BLK1中的每一个的子块SB1的选择栅极260、261和262。
信号SGD30可具备电压以控制(例如开启或切断)块BLK0的子块SB0和SB1的选择栅极263。信号SGD31可具备电压以控制(例如开启或切断)块BLK1的子块SB0和SB1的选择栅极263。
信号SGS00、SGS10和SGS20可具备电压以分别控制(例如开启或切断)块BLK0的子块SB0和SB1的选择栅极264、265和266。
信号SGS01、SGS11和SGS21可具备电压以分别控制(例如开启或切断)块BLK1的子块SB0和SB1的选择栅极264、265和266。
在操作(例如读取或写入操作)期间，选定子块是由存储器装置200选择以将信息存储在选定子块的存储器单元中或从所述存储器单元读取信息的子块。子块可基于由存储器装置200的解码电路解码的信息(例如经解码地址信息)而加以选择(此解码电路可类似于图1的电路108和109)。在存储器装置200的操作期间，未选定子块是未由存储器装置200选择的子块。未选定子块的存储器单元串是未选定存储器单元串。在对选定子块的选定存储器单元串执行(例如对选定存储器单元执行)的操作(例如读取或写入操作)期间，信息不是从未选定存储器单元串的存储器单元读取或不是存储在所述存储器单元中。
在存储器装置200的操作(例如读取或写入操作)期间，可偶尔选择(例如依序选择)块BLK0和BLK1的子块(例如SB0和SB1)中的一个。举例来说，在图4的存储器装置200的部分中，块BLK0的子块SB0、块BLK0的子块SB1、块BLK1的子块SB0和块BLK1的子块SB1当中的仅一个子块可经选择以一次性电连接到数据线270。
在图4中，在存储器装置200的写入(例如程序)操作期间，可开启选定子块的选择栅极260、261、262和263，且可切断选定子块和未选定子块的选择栅极264、265和266。在存储器装置200的读取操作期间(且还在写入操作的程序验证阶段和擦除操作的擦除验证阶段期间)，可开启选定子块的选择栅极260到266，且可切断未选定子块的至少一个选择栅极。在存储器装置200的擦除操作期间，存储器装置200的块(例如BLK0或BLK1)中的一个可经选择以从选定块的存储器单元210、211、212和213擦除信息。
图5展示根据本文中描述的一些实施例的存储器装置200的一部分的结构的侧视图。图5中的存储器装置200的结构对应于图4中所展示的存储器装置200的示意图的一部分。如图5中所展示，存储器装置200可包含衬底590，块BLK0和BLK1的相应子块SB0和SB1的存储器单元串231a、234a、231b和234b的存储器单元210、211、212和213可形成在所述衬底上方(例如相对于线299和衬底590在z方向上竖直地形成)。存储器装置200包含相对于z方向的不同层级507到517。层级507到517是衬底590与数据线270之间的内部装置层级。
存储器装置200的衬底590可包含单晶(还被称作单晶体)半导体材料。举例来说，衬底590可包含单晶硅(也称为单晶体硅)。衬底590的单晶半导体材料可包含杂质，使得衬底590可具有特定导电性类型(例如，n型或p型)。
存储器装置200可包含驱动电路519以将信号(例如漏极和源极选择线信号)提供到存储器装置200的相应选择线。驱动电路519可对应于图1的驱动电路119。尽管图5中未展示，但衬底590可包含可位于线299正下方的电路。此类电路可包含感测放大器、缓冲器(例如页缓冲器)、解码器和存储器装置200的其它电路组件。
如图5中所展示，驱动电路519可包含驱动器(驱动器电路)580、581、582和583以提供相应信号(例如漏极选择线信号SGD0、SGD1、SGD2和SGD3)，且可包含驱动器(驱动器电路)584、585和586以提供相应信号(例如源极选择线信号SGS0、SGS1和SGS2)。在图5中，为简单起见仅展示漏极和源极选择信号中的一些。然而，驱动电路519可提供上文参考图3和图4所描述的所有漏极和源极选择信号。举例来说，信号SGD0、SGD1、SGD2和SGD3可对应于信号SGD00、SGD10、SGD20、SGD30、SGD01、SGD11、SGD21和SGD31中的一些(图3和图4)，且信号SGS0、SGS1和SGS2可对应于信号SGS00、SGS10、SGS20、SGS01、SGS11和SGS21中的一些(图3和图4)。
在图5中，驱动器580到586中的每一个可包含两个晶体管N(例如NMOS)和P(例如p通道MOS(PMOS))。为简单起见，图5中展示驱动器580到584中的仅一个的细节。驱动器580到586中的每一个可包含输出节点，例如位于晶体管N与P之间且电连接到晶体管N和P的节点，以提供(例如驱动)相应信号(例如漏极选择线信号或源极选择线信号)。驱动器580到586中的每一个的输出节点可耦合到(例如电连接到)存储器装置200的相应漏极选择线或相应源极选择线。这允许将来自驱动电路519的漏极和源极选择线信号(例如SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2)提供到存储器装置200的相应漏极和源极选择线，如上文参考图2到图5所描述。
图5展示其中驱动器580到586中的每一个可具有耦合在互补MOS(CMOS)连接件中的属于不同晶体管类型的两个晶体管(例如NMOS和PMOS)的实例。然而，驱动器580到586中的每一个可具有属于相同类型的两个晶体管(例如两个NMOS晶体管或两个PMOS晶体管)和两个单独的晶体管栅极信号。此外，驱动器580到586中的每一个中的晶体管的数目可不同于两个。
如图5中所展示，数据线270可具有在y方向上延伸的长度(例如图3中展示)，所述y方向垂直于z方向和x方向。数据线270可包含导电材料(例如经导电掺杂的多晶硅(经掺杂多晶硅)、金属或其它导电材料)。
线299可包含导电材料且可具有在y方向延伸的长度。图5展示其中线299(例如源极)可形成于衬底590的一部分上方(例如通过在衬底590上方沉积导电材料)的实例。或者，线299可形成于衬底590的一部分中或形成于衬底590的一部分上(例如通过掺杂衬底590的一部分)。
如图5中所展示，块BLK0和BLK1中的每一个的选择线(例如漏极选择线)2800、2810、2820和2830可位于相应层级514、515、516和517中。块BLK0和BLK1中的每一个的选择线(例如漏极选择线)2801、2811、2821和2831可位于相应层级514、515、516和517中。
为简单起见，图5中不展示图4中展示的存储器装置200的连接件中的一些。此类连接件(图5中未展示)包含块BLK0的选择线2830与2831(与相应信号SGD30和SGD31相关联)之间的连接件283'0、块BLK1的选择线2830与2831(与相应信号SGD30和SGD31相关联)之间的连接件283'1，和块BLK0与BLK1之间的连接件280'0、281'0、282'0、280'1、281'1和282'1。
如图5中所展示，存储器单元串231a、234a、231b和234b的存储器单元210、211、212和213可分别位于层级510、511、512和513中。块BLK0的存取线2200、2210、2220和2230(分别与存储器单元210、211、212和213相关联)可分别位于层级510、511、512和513中。块BLK1的存取线2201、2211、2221和2231(分别与存储器单元210、211、212和213相关联的)可分别位于层级510、511、512和513中。
块BLK0和BLK1中的每一个的选择线(例如源极选择线)284、285和286可位于衬底590与存储器单元串231a、232a和233a之间的不同层级(例如分别为层级507、508和509)中。
存储器装置200还可包含与存储器装置200的不同层级中的其它元件交错的介电材料(图5中未标注)。举例来说，存储器装置200可包含位于层级514与517之间且与块BLK0和BLK1中的每一个的选择线2800、2810、2820和2830交错(位于所述选择线之间的空间中)的介电材料(例如二氧化硅)。
在另一实例中，存储器装置200可包含位于层级510与513之间且与块BLK0的存取线2200、2210、2220和2230交错(位于所述存取线之间的空间中)的介电材料(例如二氧化硅)的群组。在另一实例中，存储器装置200可包含位于层级510与513之间且与块BLK1的存取线2201、2211、2221和2231交错(位于所述存取线之间的空间中)的介电材料(例如二氧化硅)的群组。
在另一实例中，存储器装置200包含位于层级507与509之间且与选择线284、285和286交错(位于所述选择线之间的空间中)的介电材料(例如二氧化硅)。
选择线2800、2810、2820、2830、2801、2811、2821、2831、284、285和286的材料可包含经导电掺杂的多晶硅、金属或其它导电材料，且可与存取线2200、2210、2220、2230、2201、2211、2221和2231的导电材料相同。如图5中所展示，存储器装置200可在块BLK0和BLK1的相应子块SB0和SB1中包含导柱(导电柱)541、542、543和544。导柱541、542、543和544中的每一个可具有向外(例如在z方向且垂直于y方向的方向上竖直地)延伸的长度。导柱541、542、543和544中的每一个可接触形成数据线270的一部分的材料的导电区且可接触形成线299的一部分的材料的导电区。
导柱541、542、543和544中的每一个可包含材料以在数据线270与线299之间形成导电路径(例如通道)。导柱541、542、543和544中的每一个的此材料(例如未经掺杂或经掺杂多晶硅)可以是导柱541、542、543和544当中的相应导柱的通道(图5中未展示)的一部分。
如图5中所展示，存储器装置200可包含邻近导柱541、542、543和544中的相应导柱且沿着相应导柱的长度连续延伸的结构530。结构530还是相应存取线(2200、2210、2220和2230，或存取线2201、2211、2221和2231)的邻近部分。邻近相应导柱的结构530位于相应导柱与相应存取线(存取线2200、2210、2220和2230，或存取线2201、2211、2221和2231)的部分之间。结构530可包含部分501、502和503。沿着特定导柱的结构530的部分可形成邻近所述特定导柱的存储器单元串的存储器单元中的每一个的一部分。举例来说，邻近导柱542的结构530可形成存储器单元串234a的存储器单元210、211、212和213中的每一个的一部分。因此，存储器单元串的存储器单元210、211、212和213中的每一个可包含位于存取线中的一个(存取线2200、2210、2220和2230、2201、2211、2221及2231中的一个)与相应导柱正中间的结构530的一部分(部分501、502和503中的每一个的一部分)。举例来说，(邻近导柱542的)存储器单元串243a的存储器单元212可包含位于存取线2220与导柱542正中间的部分501、502和503中的每一个的一部分。
结构530可以是TANOS(TaN、Al2O3、Si3N4、SiO2、Si)结构的一部分。举例来说，部分501(例如多晶硅层间介电质)可包含电荷阻挡材料(例如介电材料，例如TaN和Al2O3)，其能够阻止电荷的隧穿。部分502可包含电荷存储元件(例如电荷存储材料，例如Si3N4)，其可提供电荷存储功能(例如捕获电荷)，以表示存储在存储器单元210、211、212或213中的信息的值。部分503可包含介电质，例如介电材料(例如SiO2)，其能够允许电荷(例如电子)隧穿。作为一实例，部分503可允许电子在写入操作期间从部分504隧穿到部分502，且允许电子在存储器装置200的擦除操作期间从部分502隧穿到部分504。此外，部分503可允许电穴从部分504隧穿到部分502，从而在存储器装置200的擦除操作期间补偿所捕获电子再结合。在存储器装置200的替代布置中，结构530可以是SONOS(Si、SiO2、Si3N4、SiO2、Si)结构的一部分。在另一个替代布置中，结构530可以是浮动栅极结构的一部分(例如部分502可以是多晶硅且部分501和503中的每一个可以是介电质(例如SiO2))。
如图5中所展示，选择线(例如2800)是导电材料(例如多晶硅、金属或其它导电材料)片(例如单层)。如上文所描述，选择线可携带信号(例如信号SGD10)，但其不用作开关(例如晶体管)。选择栅极(例如260)可包含相应选择线的一部分(例如形成相应选择线的导电材料片的一部分)和额外结构以执行功能(例如晶体管的功能)。举例来说，在图5中，块BLK0的子块SB0的选择栅极260可包含块BLK0的子块SB0的选择线2800的一部分和邻近块BLK0的子块SB0的选择线2800的结构530(沿着导柱541)的一部分。在另一实例中，块BLK0的子块SB0的选择栅极261可包含块BLK0的子块SB0的选择线2810的一部分和邻近块BLK0的子块SB0的选择线2810的结构530(沿着导柱541)的一部分。
图5展示其中选择栅极261到266与存储器单元210、211、212和213具有相同结构(例如TANOS结构)的实例。或者，选择栅极260、261、262和263(例如漏极选择栅极)、选择栅极264、265和266(例如源极选择栅极)或选择栅极260到266可具有不同结构，例如FET结构。如所属领域的技术人员已知，FET通常包含晶体管栅极、晶体管主体通道，以及晶体管栅极与晶体管主体通道之间的栅极氧化物，所述栅极氧化物可与晶体管栅极和晶体管主体通道直接接触。
图6展示根据本文中描述的一些实施例的包含图5中展示的部分的存储器装置200的部分的结构的俯视图。图7展示沿着图6的线7-7截取的块BLK0的子块SB0的漏极选择线(与信号SGD00、SGD10、SGD20和SGD30相关联)的侧视图。图8展示沿着图6的线8-8截取的块BLK0的子块SB1的漏极选择线(与信号SGD01、SGD11、SGD21和SGD31相关联)的侧视图。块BLK1(图7和图8中未展示)的子块SB0和SB1可与块BLK0的子块SB0和SB1具有类似结构。为简单起见，图6、图7和图8中不展示存储器装置200的其它元件(例如存取线2200、2210、2220、2230、2201、2211、2221和2231及源极选择线(284、285和286))。
图6、图7和图8展示存储器装置200的连接件280'0(在块BLB0中)、280'1(在块BLB1中)、281'0、282'0、283'0、281'1、282'1和283'1(在块BLK0与BLK1之间)的实例结构和布线路径。然而，在存储器装置200的替代结构中，连接件280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1的结构和布线路径可不同于图6、图7和图8中所展示的连接件的结构和布线路径。
以下描述参考图6、图7和图8。如图6中所展示，数据线270、271和272中的每一个可具有在垂直于x方向的y方向的方向上延伸的长度。图6还展示位于存储器装置200的相应数据线270、271和272的导电区下方且接触所述导电区的导柱(例如导柱541、542、543和544)中的一些的相对部位(以虚线圆圈表示)。
选择线2800、2810、2820、2830、2801、2811、2821和2831中的每一个可具有在x方向上延伸的长度。连接件280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1中的每一个可具有在y方向上延伸的长度且形成到相应漏极选择线的电触点(例如在连接件下方)。如图7和图8中所展示，连接件280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1可具有触点(例如在z方向上的竖直导电触点)780和880，其接触相应选择线2800、2810、2820、2830、2801、2811、2821和2831。
图6、图7和图8展示选择线(例如漏极选择线2800、2810、2820、2830、2801、2811、2821和2831)的实例结构(例如边缘处的阶梯结构)。然而，在存储器装置200的替代结构中，存储器装置200的漏极选择线可具有其它结构，只要连接件(例如类似于连接件280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1的连接件)可经形成以提供漏极选择线之间的电触点(如由图6、图7和图8中所展示的连接件280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1所提供的电触点)即可。如上文参考图2到图8所描述，连接件280'0、281'0、282'0、283'0、280'1、281'1、282'1和283'1允许存储器装置200具有共享漏极选择线。
上文参考图2到图8所描述的存储器装置200可相比于一些常规存储器装置具有改进。举例来说，一些常规存储器装置(例如3D NAND存储器装置)具有包含单独的漏极选择线的结构，所述单独的漏极选择线例如相同块的子块之间的单独的漏极选择线、不同块之间的单独的漏极选择线或相同块的子块之间和不同块的子块之间的单独的漏极选择线。常规存储器装置中的此类结构可包含相对较大数目的组件(例如驱动器)以将信号(例如漏极选择线信号)提供到相应漏极选择线。此大量组件可占据存储器装置中的相对较大区域。因此，常规存储器装置中的一些中的装置区域可受将信号提供到存储器装置的漏极选择线的组件限制。此外，如果存储器单元块的数目增加以在常规存储器装置中提供较高存储密度，那么此类常规存储器装置中的对应的漏极选择线的数目也会增加。因此，用于将信号提供到增加的数目的漏极选择线的组件的装置区域可大得多，进而给形成用于给定装置区域的此常规存储器装置带来更多挑战。
在存储器装置200中，如上文参考图2到图8所描述，相同块(例如块BLK0或BLK1)内或不同块之间的选择线(例如漏极选择线2800、2810、2820、2830、2801、2811、2821和2831)中的一些可彼此电连接。这允许存储器装置200具有共享选择线(例如共享漏极选择线)。因此，较少数目的组件(例如图6中的驱动器580到586)可用于将信号(例如图2到图8中的SGD00、SGD10、SGD20、SGD30、SGD01、SGD11、SGD21和SGD31)提供到存储器装置200的选择线。因此，相较于一些常规存储器装置，存储器装置200的驱动器(例如图6中的驱动器580到586)的数目可较小。这允许存储器装置200相比于一些常规存储器装置具有改进(例如用于给定存储器存储密度的减少的漏极选择线驱动器和较小装置区域(例如裸片大小))。作为一实例，存储器装置200相较于一些常规存储器装置可具有少50％的驱动器，因为不同块的两个子块可共享相同漏极选择线信号和驱动器。
上文参考图2到图8的描述展示包含块(例如BLK0或BLK1)中的两个子块(例如SB0和SB1)的存储器装置200作为实例。然而，存储器装置200可在每一块中具有多于两个子块。
图9展示根据本文中描述的一些实施例的包含每一块中的四个子块和两个相邻块之间的共享漏极选择线信号的存储器装置900的一部分的结构。为简单起见，图9省略详细结构和用于存储器装置900的元件的参考标签。然而，如存储器装置200(图2到图8)，存储器装置900可包含至少以下元件：衬底；与信号SRC相关联的源极(例如源极线)；数据线(图9中的信号BL可类似于存储器装置200的相应数据线270、271和272上的信号BL0、BL1和BL2中的一个)；导柱，其在源极与相应数据线之间在z方向上竖直地延伸；存储器单元串和存取线，其沿着相应导柱定位；结构(例如图3中的结构530)，其邻近相应导柱且具有在导柱长度的方向上延伸的长度；漏极选择线；源极选择线；驱动器电路，其将信号(例如漏极和源极选择线信号)提供到相应漏极选择线和源极选择线；和存储器装置(例如图1的存储器装置100)的其它元件。
如图9中所展示，存储器装置900可包含块BLK0、BLK1、BLK2和BLK3及每一块中的四个子块SB0、SB1、SB2和SB3。图9展示具有四个块BLK0、BLK1、BLK2和BLK3及每一块中的四个子块SB0、SB1、SB2和SB3的存储器装置900作为实例。然而，块的数目和存储器装置900的块中的每一个中的子块的数目可变化。
如图9中所展示，块BLK0、BLK1、BLK2及BLK3中的每一个可包含其自身的与信号(例如字线信号)WL0、WL1、WL2和WL3相关联的存取线。块BLK0、BLK1、BLK2和BLK3的存取线以电气方式彼此分离。为简单起见，图9省略用于相应块的信号WL0、WL1、WL2和WL3的索引号(例如0、1、2和3)。
块BLK0、BLK1、BLK2和BLK3中的每一个可包含与信号(例如源极选择线信号)SGS0、SGS1和SGS2相关联的相应源极选择线。为简单起见，图9省略用于相应块的信号SGS0、SGS1和SGS2的索引号(例如0、1和2)。
如图9中所展示，块BLK0、BLK1、BLK2和BLK3中的每一个的子块SB0、SB1、SB2和SB3中的每一个可包含与四个信号(例如漏极选择线信号)SGD0、SGD1、SGD2和SGD3相关联的四个漏极选择线。为简单起见，图9省略用于相应子块的信号SGD0、SGD1、SGD2和SGD3的索引号(例如0、1、2和3)。
图9还展示连接件(未标注，但可类似于图6的连接件283'0和282'1)，其电连接到相同块的顶部四个漏极选择线，使得相同块的子块SB0、SB1、SB2和SB3的顶部四个漏极选择线可共享(可具备)相同信号(例如信号SGD3)。
图9还展示连接件(未标注，但可类似于图6的连接件280'0、281'0和282'0及连接件280'1、280'1和282'1)，其电连接存储器装置900的BLK0、BLK1、BLK2和BLK3当中的两个相邻块的相应子块SB0、SB1、SB2和SB3的漏极选择线(与信号SGD0、SGD1、SGD2和SGD3相关联)。如存储器装置200(图2到图8)，图9的存储器装置900的两个相邻块(例如BLK0和BLK1；或BLK2和BLK3)可共享相同漏极选择线信号。举例来说，块BLK0和BLK1可共享信号SGD0、SGD1和SGD2。块BLK2和BLK3可共享信号SGD0、SGD1和SGD2。由块BLK0和BLK1共享的信号SGD0、SGD1和SGD2不同于由块BLK2和BLK3共享的信号SGD0、SGD1和SGD2。这允许存储器装置900具有相邻块之间的共享漏极选择线。因此，存储器装置900的两个相邻块(例如BLK0和BLK1；或BLK2和BLK3)可共享组件(未展示，但可类似于图6的驱动器580到586)，所述组件提供(例如驱动)信号SGD0、SGD1、SGD2和SGD3。相较于一些常规存储器装置，存储器装置900可具有类似于存储器装置200(图2到图8)的改进的改进。
在以上参考图2到图9的描述中，存储器装置200和900包含两个相邻块的实例，所述两个相邻块具有连接件(例如图6中的281'0、282'0、283'0、281'1、282'1和283'1及图9中的连接件(未标注))以允许共享此两个相邻块的一些漏极选择线。然而，具有此类连接件(例如图6中的281'0、282'0、283'0、281'1、282'1和283'1及图9中的连接件(未标注))的块可以是两个非相邻块。非相邻块为未定位成紧邻(例如邻近)彼此的块。举例来说，在图9中，存储器装置900的非相邻块可包含块BLK0和BLK2、块BLK0和BLK3及块BLK1和BLK3。
此外，在以上参考图2到图9的描述中，存储器装置200和900包含两个相邻块的实例，所述两个相邻块具有连接件(例如图6中的281'0、282'0、283'0、281'1、282'1和283'1及图9中的连接件(未标注))以允许共享两个此相邻块的一些漏极选择线。然而，存储器装置200和900可具有连接于至少三个(三个或多于三个)相邻块或相邻和非相邻块中的至少三个的组合之间的此类连接件。此类结构(例如已共享漏极选择线的至少三个块)相较于两个块已共享漏极选择线的结构可产生驱动器(用以提供共享漏极选择线信号)的数目的较高减少和用于驱动器的较小区域。
图10展示根据本文中描述的一些实施例的包含实例读取操作的图9的存储器装置的结构900。读取操作经执行以从选定子块的选定存储器单元串的存储器单元当中的选定存储器单元读取(例如感测)信息(例如先前所存储的信息，例如用户数据)。
与图10相关联的读取操作还可在另一操作(不同于读取操作)的一部分期间由存储器装置900执行。举例来说，与图10相关联的读取操作还可作为写入(例如程序)操作的程序验证阶段执行以验证存储(例如在写入操作的程序阶段期间存储)在选定存储器单元中的信息是否达到目标值(例如目标经编程状态)。
在另一实例中，与图10相关联的读取操作还可在擦除操作的擦除验证阶段期间执行以验证选定存储器单元是否达到目标经擦除值(例如目标擦除状态)。
在图10中(并且在图11和图12中)，具有标签“接通”的选择栅极是在特定操作期间由存储器装置900开启的选择栅极，且具有标签“断开”的选择栅极是在特定操作期间由存储器装置900切断的选择栅极。如上文所描述，电压可经提供到与选择线相关联的信号以便开启或切断受选择线控制的选择栅极。
在图10中(并且在图11和图12中)，不具有标签“接通”或“断开”的选择栅极可由存储器装置900切断。然而，可开启未选定子块中的不具有标签“接通”或“断开”的一些特定选择栅极，因为此类特定选择栅极可与选定子块共享选择线。然而，此类特定经开启选择栅极可对对选定子块执行的操作无影响或具有无关紧要的影响，因为存储器装置900切断未选定块的其它选择栅极(例如沿着相同导柱定位的选择栅极和特定经开启选择栅极)。
图10的实例展示选定子块1030，所述选定子块可以是块BLK0的子块SB0。如图10中所展示，存储器装置900可开启选定子块1030(例如块BLK0的子块SB0)的漏极选择栅极(与信号SGD0、SGD1、SGD2和SGD3相关联)和源极选择栅极(与信号SGS0、SGS1和SGS2相关联)。这允许读取(例如感测)选定子块1030的选定存储器单元串的选定存储器单元。在读取操作期间经提供到与存储器装置900的漏极和源极选择线及存取线(例如字线)相关联的信号的电压的值可类似于用于例如3D NAND存储器装置的存储器装置的读取操作中的电压的值。
在图10中所展示的实例中，假设选定存储器单元是邻近与信号WL2相关联的存取线(例如字线)的选定子块1030的存储器单元。基于此实例，信号WL0、WL1、WL2和WL3可分别具备电压V1、V_READ、V1和V1。电压V1和V_READ具有不同值。电压V1和V_READ可具有所属领域的技术人员已知的值。
如图10中所展示，块BLK0的子块SB0(例如选定子块)的漏极选择线(与信号SGD0、SGD1和SGD2相关联)通过图10中的相应连接件(未标注)与块BLK1的子块SB0(未选定子块)的相应漏极选择线(与信号SGD0、SGD1和SGD2相关联)电接触，所述连接件类似于图6的连接件280'0、281'0、282'0。因此，在对块BLK0的子块SB0(选定子块)执行的与图10相关联的实例读取操作中，块BLK1的子块SB0(未选定子块)的漏极选择线(与信号SGD0、SGD1和SGD2相关联)还可具备(例如经施加)相同信号(例如SGD0、SGD1和SGD2)。然而，电流在未选定块中的传导(例如电流在与信号BL相关联的数据线与和信号SRC相关联的源极之间的传导)将不会出现，因为切断了(在图10中展示为“断开”)与块BLK1的子块SB0(未选定子块)的信号SGS0、SGS1、SGS2相关联的源极选择线。因此，与选定子块共享选择线(例如与信号SGD0、SGD1和SGD2相关联)的未选定子块中不会出现偶然选择(因为不会出现电流的传导)。此外，如图10中所展示，可切断与块BLK1的子块SB0(未选定子块)的信号SGD3相关联的漏极选择线。这进一步阻止可由未选定子块引起的偶然选择。
因此，在图10中，对与图10相关联的选定子块执行的读取操作可保持为恰当读取操作，因为电流传导可在选定子块(例如块BLK0的子块SB0)中出现(例如仅在所述选定子块中出现)，且不在未选定子块中出现，但未选定子块与选定子块共享选择线(例如受信号SGD0、SGD1和SGD2控制)。
上文所描述的读取操作是对存储器装置900的存储器单元执行。然而，上文所描述的读取操作还可对存储器装置900的选择栅极(例如受信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2控制)执行。举例来说，在存储器装置900的结构中，选择栅极和存储器单元可具有相同结构(例如其可包含图5中所展示的结构530)。在存储器装置900的此结构中，选择栅极(例如受信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2控制)中的每一个可经设定(例如编程)以具有目标阈值电压(例如Vt)，使得每一选择栅极可用作晶体管。
上文所描述的读取操作可对存储器装置900的选定选择栅极执行以确定选定选择栅极的阈值电压的值，这类似于确定选定存储器单元中的信息的值。举例来说，上文所描述的读取操作可对选定选择栅极执行以在对选定选择栅极执行的读取操作期间确定选定选择栅极的阈值电压值。在另一实例中，上文所描述的读取操作可对选定选择栅极执行以在对选定选择栅极执行的写入操作的程序验证阶段期间确定选定选择栅极的阈值电压值是否达到目标阈值电压。在另一实例中，上文所描述的读取操作可对选定选择栅极执行以确定选定选择栅极是否达到目标经擦除阈值电压值。
图11展示根据本文中描述的一些实施例的包含实例写入操作(例如编程操作)的图9的存储器装置的结构900。写入操作经执行以存储(例如编程)选定子块的选定存储器单元串的存储器单元当中的选定存储器单元中的信息(例如用户数据)。
图11的实例展示选定子块1130，所述选定子块可以是块BLK0的子块SB0。如图11中所展示，存储器装置900可开启选定子块1130(例如块BLK0的子块SB0)的漏极选择栅极(与信号SGD0、SGD1、SGD2和SGD3相关联)且切断源极选择栅极(与信号SGS0、SGS1和SGS2相关联)。这允许将信息存储于选定子块1130的选定存储器单元串的选定存储器单元中。在写入操作期间经提供到与存储器装置900的漏极和源极选择线及存取线(例如字线)相关联的信号的电压的值可类似于用于3D NAND存储器装置的写入操作中的电压的值。
在图11中所展示的实例中，假设选定存储器单元是邻近与信号WL2相关联的存取线(例如字线)的选定子块1130的存储器单元。基于此实例，信号WL0、WL1、WL2和WL3可分别具备电压V2、V_PROGRAM、V2和V2。电压V2和V_PROGRAM具有不同值。电压V2和V_PROGRAM可具有所属领域的技术人员已知的值。
如图11中所展示，块BLK0的子块SB0(例如选定子块)的漏极选择线(与信号SGD0、SGD1和SGD2相关联)通过图11中的相应连接件(未标注)与块BLK1的子块SB0(未选定子块)的相应漏极选择线(与信号SGD0、SGD1和SGD2相关联)电接触，所述连接件类似于图6的连接件280'1、281'1、282'1。因此，在对块BLK0的子块SB0(选定子块)执行的与图11相关联的实例写入操作中，块BLK1的子块SB0(未选定子块)的漏极选择线(与信号SGD0、SGD1和SGD2相关联)还可具备(例如经施加)相同信号(例如SGD0、SGD1和SGD2)。然而，将信息存储在块BLK0的子块SB0(选定子块)中可能不会使得程序干扰块BLK1的子块SB0(未选定子块)，因为(如例如3D NAND存储器装置的存储器装置的写入操作)与块BLK1的子块SB0(未选定子块)相关联的存取线(例如与信号WL0、WL1、WL2和WL3相关联的字线)不具备经提供到与块BLK0的子块SB0(选定子块)相关联的存取线(例如与信号WL0、WL1、WL2和WL3相关联的字线)的相同电压(例如高电压)。此外，不会出现来自块BLK1的子块SB0(未选定子块)的干扰，因为可切断(图11中展示为“断开”)与块BLK1的子块SB0(未选定子块)的信号SGD3相关联的漏极选择线和与块BLK1的子块SB0的信号SGD0、SGS1、SGS2相关联的源极选择线。因此，在图11中，对选定子块执行的写入操作可保持为恰当写入，但未选定子块与选定子块共享选择线(例如与信号SGD0、SGD1和SGD2相关联)。
上文所描述的写入操作是对存储器装置900的存储器单元执行。然而，上文所描述的写入操作还可对存储器装置900的选择栅极(例如与信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2相关联)执行。举例来说，在存储器装置900的结构中，选择栅极和存储器单元可具有相同结构(例如其可包含图5中所展示的结构530)。在存储器装置900的此结构中，选择栅极(例如与信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2相关联)中的每一个可经设定(例如编程)以具有目标阈值电压(例如Vt)，使得每一选择栅极可用作晶体管。上文所描述的写入操作可对存储器装置900的选定选择栅极执行，以设定选定选择栅极的阈值电压的值，这类似于将信息存储在选定存储器单元中。
图12展示根据本文中描述的一些实施例的包含实例擦除操作的图9的存储器装置的结构900。擦除操作经执行以从存储器装置900的部分(例如选定块)的存储器单元擦除信息(例如用户数据)。
图12的实例展示选定块1250(其可以是块BLK0)。在存储器装置900的擦除操作中，经提供(例如施加)到选定和未选定块的漏极和源极选择栅极(例如与相应信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2相关联)的电压可类似于所属领域的技术人员已经已知的电压(例如类似于施加到例如3D NAND存储器装置的存储器装置的漏极和源极选择线的电压)。
在图12中所展示的其中块1250(例如块BLK0)是选定块的实例中，块BLK0(选定块)的存取线(与信号WL0、WL1、WL2和WL3相关联)可具备零伏特(0V)，且块BLK1、BLK2和BLK3(未选定块)的存取线(与信号WL0、WL1、WL2和WL3相关联)可放置在浮动状态(“FLOAT”)中。在浮动状态中，块BLK1、BLK2和BLK3的存取线不电连接到具有固定电压的节点。因此，块BLK1、BLK2和BLK3的存取线上的电压可在与经施加到与信号BL相关联的数据线(例如位线)和与信号SRC相关联的源极(例如源极线)中的每一个的电压V_ERASE相同的方向上变化(例如增加)。电压V_ERASE可具有所属领域的技术人员已知的值(例如类似于用于例如3D NAND存储器装置的存储器装置中的擦除电压)。
在与图12相关联的擦除操作中，块BLK0(选定块)的存储器单元串的主体(例如邻近存储器单元串的相应导柱的一部分)的电位将通过例如栅极诱发的漏极泄漏(GIDL)电流注入的动作增加到电压V_ERASE(擦除电压)的值。在图12中的状态的情况下，擦除来自块BLK0(选定块)的存储器单元的信息。新的信息可在擦除操作之后执行的写入操作中存储在块BLK0的存储器单元中。
在与图12相关联的擦除操作中，块BLK1、BLK2和BLK3(未选定块)的存储器单元串的主体(例如邻近存储器单元串的相应导柱的一部分)的电位将也通过例如GIDL增加到电压V_ERASE(擦除电压)的值。然而，由于存在于块BLK1、BLK2和BLK3的存取线中的浮动状态，来自块BLK1、BLK2和BLK3的存储器单元的信息将保持不变(将不被擦除)。在存储器装置900的替代擦除操作中，代替将块BLK1、BLK2和BLK3(未选定块)的存取线放置在浮动状态中，电压(例如来自节点的擦除抑制电压)可经施加到块BLK1、BLK2和BLK3的存取线中的每一个，使得来自块BLK1、BLK2和BLK3的存储器单元的信息可保持不变。
上文所描述的擦除操作是对存储器装置900的存储器单元执行。然而，上文所描述的擦除操作还可对存储器装置900的选择栅极(例如与信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2相关联)执行。举例来说，在存储器装置900的结构中，选择栅极和存储器单元可具有相同结构(例如其可与图5中所展示的结构530相同)。在存储器装置900的此结构中，选择栅极(例如与信号SGD0、SGD1、SGD2、SGD3、SGS0、SGS1和SGS2相关联)中的每一个可具有阈值电压，所述阈值电压可以是本征(未经编程)阈值电压或经编程阈值电压。上文所描述的擦除操作可以是对存储器装置900的选定块执行以擦除选定块的选择栅极的存储器单元的阈值电压。新的(例如目标)阈值电压可在擦除操作之后经设定(例如经编程)在选定块的选择栅极中。
设备(例如存储器装置100、200和900)和方法(例如与存储器装置100、200和900相关联的操作方法)的说明旨在提供各种实施例的结构的一般理解且并不旨在提供可能利用本文中所描述的结构的设备的所有元件和特征的完全描述。本文中的设备指代例如装置(例如存储器装置100、200和900中的任一个)或***(例如计算机、蜂窝式电话或其它电子***)，所述***包含装置，例如存储器装置100、200和900中的任一个。
上文参考图1到图9所描述的组件中的任一个可以数种方式实施，包含通过软件模拟。因此，上文所描述的设备(例如存储器装置100、200和900或这些存储器装置中的每一个的一部分，包含这些存储器装置中的控制单元，例如控制单元118(图1))可全部经特性化为本文中的“模块”。此类模块可包含硬件电路、单处理器和/或多处理器电路、存储器电路、软件程序模块和对象和/或固件及其组合，如对于各种实施例的特定实施方案来说需要和/或适当。举例来说，此类模块可包含于***操作模拟包中，例如软件电信号模拟包、电力使用和范围模拟包、电容-电感模拟包、电力/散热模拟包、信号发射-接收模拟包，和/或用以操作或模拟各种潜在实施例的操作的软件和硬件的组合。
存储器装置100、200和900可包含于设备(例如，电子电路)中，例如高速计算机、通信和信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关以及专用模块，包含多层、多片模块。此类设备可进一步包含作为多种其它设备(例如，电子***)(例如电视机、蜂窝式电话、个人计算机(例如，膝上型计算机、台式计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家组、音频层3)播放器)、车辆、医疗装置(例如心脏监视器、血压监视器等)、机顶盒等)内的子组件。
上文参考图1到图9所描述的实施例包含设备，以及形成和操作所述设备的方法。设备中的一些包含：数据线；第一存储器单元串，其包含位于设备的不同层级中的第一存储器单元；第一存取线，其用以存取第一存储器单元；第一选择栅极，其耦合在数据线与第一存储器单元串之间；第一选择线，其用以控制第一选择栅极；第二存储器单元串，其包含位于设备的不同层级中的第二存储器单元；第二存取线，其用以存取第二存储器单元，第二存取线与第一存取线电气分离；第二选择栅极，其耦合在数据线与第二存储器单元串之间；第二选择线，其用以控制第二选择栅极，且第一选择线与第二选择线电接触。描述包含额外设备和方法的其它实施例。
在具体实施方式和权利要求书中，通过术语“中的一个”接合的项目列表可意味着所列项目中的任一个。举例来说，如果列举项目A和B，那么短语“A和B中的一个”意味着仅A或仅B。在另一实例中，如果列出项目A、B和C，那么短语“A、B和C中的一个”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式和权利要求书中，通过术语“中的至少一个”接合的项目列表可意味着所列项目的任何组合。举例来说，如果列举项目A和B，那么短语“A和B中的至少一个”意味着仅A；仅B；或A和B。在另一实例中，如果列举项目A、B和C，那么短语“A、B和C中的至少一个”意味着仅A；仅B；仅C；A和B(不包含C)；A和C(不包含B)；B和C(不包含A)；或所有的A、B和C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式和权利要求书中，通过术语“中的一个”接合的项目列表可意味着所列项目中的仅一个。举例来说，如果列举项目A和B，那么短语“A和B中的一个”意味着仅A(不包含B)或仅B(不包含A)。在另一实例中，如果列出项目A、B和C，那么短语“A、B和C中的一个”意味着仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
以上描述和图式说明本发明主题的一些实施例，以使所属领域的技术人员能够实践本发明主题的实施例。其它实施例可并有结构性、逻辑、电性、工艺以及其它变化。实例仅代表可能的变化。一些实施例的部分和特征可包含在其它实施例的那些部分和特征中，或代替那些部分和特征。在阅读和理解以上描述后，所属领域的技术人员将明白许多其它实施例。

Claims (29)

1.一种存储器设备，其包括：
数据线；
第一存储器单元串，其包含位于所述设备的不同层级中的第一存储器单元；
第一存取线，其用以存取所述第一存储器单元；
第一选择栅极，其耦合在所述数据线与所述第一存储器单元串之间；
第一选择线，其用以控制所述第一选择栅极；
第二存储器单元串，其包含位于所述设备的不同层级中的第二存储器单元；
第二存取线，其用以存取所述第二存储器单元，所述第二存取线与所述第一存取线电气分离；
第二选择栅极，其耦合在所述数据线与所述第二存储器单元串之间；和
第二选择线，其用以控制所述第二选择栅极，其中所述第一选择线与所述第二选择线电接触。
2.根据权利要求1所述的存储器设备，其进一步包括：
第三选择栅极，其与所述数据线与所述第一存储器单元串之间的所述第一选择栅极串联耦合；
第三选择线，其用以控制所述第三选择栅极；
第四选择栅极，其与所述数据线与所述第二存储器单元串之间的所述第二选择栅极串联耦合；和
第四选择线，其用以控制所述第四选择栅极，其中所述第三选择线与所述第四选择线电接触。
3.根据权利要求2所述的存储器设备，其进一步包括：
第五选择栅极，其与所述数据线与所述第一存储器单元串之间的所述第一选择栅极和所述第三选择栅极串联耦合；
第五选择线，其用以控制所述第五选择栅极；
第六选择栅极，其与所述数据线与所述第二存储器单元串之间的所述第二选择栅极和所述第四选择栅极串联耦合；和
第六选择线，其用以控制所述第六选择栅极，其中所述第五选择线与所述第六选择线电接触。
4.根据权利要求3所述的存储器设备，其进一步包括：
第一额外存储器单元串，其包含第一额外存储器单元，所述第一额外存储器单元与所述第一存储器单元共享所述第一存取线；
第一额外选择栅极，其耦合在所述数据线与所述第一额外存储器单元串之间；
第一额外选择线，其用以控制所述第一额外选择栅极；
第二额外存储器单元串，其包含第二额外存储器单元，所述第二额外存储器单元与所述第二存储器单元共享所述第二存取线；
第二额外选择栅极，其耦合在所述数据线与所述第二额外存储器单元串之间；和
第二额外选择线，其用以控制所述第二额外选择栅极，其中所述第一额外选择线与所述第二额外选择线电接触。
5.根据权利要求1所述的存储器设备，其进一步包括：
第一额外选择栅极，其与所述数据线与所述第一存储器单元串之间的所述第一选择栅极串联耦合；
第三存储器单元串，其包含第三存储器单元，所述第三存储器单元与所述第一存储器单元共享所述第一存取线；
第三选择栅极，其耦合在所述数据线与所述第三存储器单元串之间；和
第三选择线，其用以控制所述第三选择栅极，其中第一额外选择线与所述第三选择线电接触。
6.根据权利要求1所述的存储器设备，其进一步包括：
第一额外选择栅极，其耦合到所述第一存储器单元串，所述第一存储器单元串是在所述第一选择栅极与所述第一额外选择栅极之间；和
第一额外选择线，其用以控制所述第一额外选择栅极，其中所述第一选择线与所述第一额外选择线电气分离。
7.根据权利要求1所述的存储器设备，其进一步包括：
第一晶体管；和
第二晶体管，其耦合到所述第一晶体管，所述第一晶体管和所述第二晶体管耦合到所述第一选择线和所述第二选择线。
8.根据权利要求7所述的存储器设备，其中所述第一晶体管和所述第二晶体管具有不同晶体管类型。
9.根据权利要求7所述的存储器设备，其中所述第一晶体管和所述第二晶体管具有相同晶体管类型。
10.根据权利要求1所述的存储器设备，其进一步包括：
第一驱动器，其包含耦合到所述第一选择线和所述第二选择线的第一输出节点；
第二驱动器，其包含耦合到第三选择线和第四选择线的第二输出节点；和
第三驱动器，其包含耦合到第五选择线和第六选择线的第三输出节点。
11.一种存储器设备，其包括：
导电材料；
第一导柱，其接触所述导电材料；
第二导柱，其接触所述导电材料；
第一存储器单元，其沿着所述第一导柱定位在所述导电材料与衬底之间，且导电材料的第一群组邻近所述第一存储器单元；
第二存储器单元，其沿着所述第二导柱定位在所述导电材料与衬底之间，且导电材料的第二群组邻近所述第二存储器单元，所述导电材料的第二群组与所述导电材料的第一群组电气分离；
第一导电材料，其沿着所述第一导柱定位在所述第一存储器单元与所述导电材料之间；
第二导电材料，其沿着所述第一导柱定位在所述第一导电材料与导电材料之间；
第一额外导电材料，其沿着所述第二导柱定位在所述第二存储器单元与所述导电材料之间；
第二额外导电材料，其沿着所述第二导柱定位在所述第二额外导电材料与导电材料之间；和
第三导电材料，其接触所述第一导电材料和所述第一额外导电材料。
12.根据权利要求11所述的存储器设备，其进一步包括：
第一额外导柱，其接触所述导电材料；
第二额外导柱，其接触所述导电材料；
第一额外存储器单元，其沿着所述第一额外导柱定位，所述导电材料的第一群组邻近所述第一额外存储器单元；
第二额外存储器单元，其沿着所述第二导柱定位，所述导电材料的第二群组邻近所述第二额外存储器单元，
第三导电材料，其沿着所述第一额外导柱定位在所述第一额外存储器单元与所述导电材料之间；
第四导电材料，其沿着所述第一额外导柱定位在所述第三导电材料与导电材料之间；
第五导电材料，其沿着所述第二额外导柱定位在所述第二额外存储器单元与所述导电材料之间；
第六额外导电材料，其沿着所述第二额外导柱定位在第五额外导电材料与形成数据线的一部分的导电材料之间；和
额外导电材料，其接触所述第三导电材料和所述第五导电材料。
13.根据权利要求11所述的存储器设备，其中所述导电材料的第一群组是金属。
14.根据权利要求11所述的存储器设备，其中所述导电材料的第一群组是多晶硅。
15.根据权利要求11所述的存储器设备，其中所述导电材料是存储器装置的位线的一部分。
16.根据权利要求11所述的存储器设备，其中第一存储器单元串和第一额外存储器串包含在第一块中，且第二存储器单元串和第二额外存储器串包含在第二块中。
17.根据权利要求16所述的存储器设备，其中所述第一块定位成紧邻所述第二块。
18.一种存储器设备，其包括：
导电材料；
第一导柱，其接触所述导电材料；
第二导柱，其接触所述导电材料；
第一结构，其邻近所述第一导柱且沿着所述第一导柱的长度连续延伸，所述第一结构包含第一材料、第二材料和第三材料，所述第二材料在所述第一材料与所述第三材料之间；
第二结构，其邻近所述第二导柱且沿着所述第二导柱的长度连续延伸，所述第二结构包含第三材料、第四材料和第五材料，所述第四材料在所述第三材料与所述第五材料之间；
导电材料的第一群组，其邻近所述第一结构且与介电材料的第一群组交错，所述导电材料的第一群组在所述导电材料与衬底之间；
导电材料的第二群组，其邻近所述第二结构且与介电材料的第二群组交错，所述导电材料的第一群组在所述导电材料与所述衬底之间，且所述导电材料的第二群组与所述导电材料的第一群组电气分离；
第一导电材料，其沿着所述第一导柱定位在所述导电材料与所述导电材料的第一群组之间；
第二导电材料，其沿着所述第一导柱定位在所述第一导电材料与所述导电材料之间；
第一额外导电材料，其沿着所述第二导柱定位在所述导电材料与所述导电材料的第二群组之间；
第二额外导电材料，其沿着所述第二导柱定位在所述第一额外导电材料与所述导电材料之间；和
第三材料，其接触所述第一导电材料和所述第一额外导电材料。
19.根据权利要求18所述的存储器设备，其中所述结构的所述第一材料是二氧化硅，所述结构的所述第二材料是氮化硅，且所述结构的所述第三材料是二氧化硅。
20.根据权利要求18所述的存储器设备，其中所述结构的所述第一材料是氧化铝，所述结构的所述第二材料是氮化硅，且所述结构的所述第三材料是二氧化硅。
21.根据权利要求18所述的存储器设备，其中所述设备包括存储器装置，且所述导电材料形成所述存储器装置的数据线的一部分。
22.一种用于存储器装置的方法，其中所述存储器装置包含第一存储器单元块及第二存储器单元块，所述方法包括：
在存储器装置的操作期间将信号提供到位于位线与所述第一存储器单元块的第一存储器单元串之间的第一导线，所述第一存储器单元串与字线的第一群组相关联；
在所述操作期间将所述信号提供到位于所述位线与所述第二存储器单元块的第二存储器单元串之间的第二导线，所述第二存储器单元串与字线的第二群组相关联，所述字线的第二群组与所述字线的第一群组电气分离；和
对所述第一存储器单元串的存储器单元中的选定存储器单元执行所述操作。
23.根据权利要求22所述的方法，其中将所述信号提供到所述第一导线包含使得开启受所述第一导线控制的选择栅极。
24.根据权利要求23所述的方法，其中将所述信号提供到所述第二导线包含使得开启受所述第二导线控制的额外选择栅极。
25.根据权利要求22所述的方法，其中将所述信号提供到所述第一导线和所述第二导线包含将所述信号从驱动器的输出节点驱动到所述第一导线和所述第二导线。
26.根据权利要求22所述的方法，其中对所述选定存储器单元执行所述操作包含从所述选定存储器单元读取信息。
27.根据权利要求22所述的方法，其中对所述选定存储器单元执行所述操作包含将信息存储在所述选定存储器单元中。
28.根据权利要求22所述的方法，其中对所述选定存储器单元执行所述操作包含确定在所述操作的写入阶段中存储于所述选定存储器单元中的信息是否达到目标值。
29.根据权利要求22所述的方法，其中对所述选定存储器单元执行所述操作包含确定所述选定存储器单元是否达到目标经擦除值。
CN201811006065.1A 2017-08-31 2018-08-30 包含存储器块之间的共享选择栅极连接件的3d存储器装置 Active CN109427802B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/693,118 2017-08-31
US15/693,118 US10170188B1 (en) 2017-08-31 2017-08-31 3D memory device including shared select gate connections between memory blocks

Publications (2)

Publication Number Publication Date
CN109427802A CN109427802A (zh) 2019-03-05
CN109427802B true CN109427802B (zh) 2023-07-28

Family

ID=64739852

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811006065.1A Active CN109427802B (zh) 2017-08-31 2018-08-30 包含存储器块之间的共享选择栅极连接件的3d存储器装置

Country Status (2)

Country Link
US (5) US10170188B1 (zh)
CN (1) CN109427802B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170188B1 (en) 2017-08-31 2019-01-01 Micron Technology, Inc. 3D memory device including shared select gate connections between memory blocks
US10566059B2 (en) * 2018-04-30 2020-02-18 Sandisk Technologies Llc Three dimensional NAND memory device with drain select gate electrode shared between multiple strings
US11200952B2 (en) * 2019-07-22 2021-12-14 Samsung Electronics Co., Ltd. Non-volatile memory device
US11605588B2 (en) * 2019-12-20 2023-03-14 Micron Technology, Inc. Memory device including data lines on multiple device levels
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
KR20210115646A (ko) 2020-03-16 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11605430B2 (en) * 2021-03-03 2023-03-14 Sandisk Technologies Llc Control gate signal for data retention in nonvolatile memory
US11362175B1 (en) * 2021-03-05 2022-06-14 Micron Technology, Inc. Select gate gate-induced-drain-leakage enhancement
US11380387B1 (en) 2021-03-23 2022-07-05 Micron Technology, Inc. Multiplexor for a semiconductor device
US11887667B2 (en) 2021-08-09 2024-01-30 Micron Technology, Inc. Select gate transistor with segmented channel fin
US20230097040A1 (en) * 2021-09-28 2023-03-30 Sandisk Technologies Llc Secondary cross-coupling effect in memory apparatus with semicircle drain side select gate and countermeasure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102385919A (zh) * 2010-08-26 2012-03-21 三星电子株式会社 非易失性存储器件、其操作方法以及包括其的存储***
US8966330B1 (en) * 2013-09-03 2015-02-24 Sandisk Technologies Inc. Bad block reconfiguration in nonvolatile memory
CN105051825A (zh) * 2013-03-12 2015-11-11 桑迪士克技术有限公司 共享位线的串架构
CN105914210A (zh) * 2015-02-19 2016-08-31 旺宏电子股份有限公司 用于三维与非门闪存的存储器装置及其操作方法
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4939955B2 (ja) * 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
JP2012204684A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013004123A (ja) * 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
US8964474B2 (en) * 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR102067755B1 (ko) * 2013-02-12 2020-01-17 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 제어 방법
JP6139370B2 (ja) * 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
KR102333743B1 (ko) * 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9853047B2 (en) * 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US9679650B1 (en) * 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10170188B1 (en) * 2017-08-31 2019-01-01 Micron Technology, Inc. 3D memory device including shared select gate connections between memory blocks

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102385919A (zh) * 2010-08-26 2012-03-21 三星电子株式会社 非易失性存储器件、其操作方法以及包括其的存储***
CN105051825A (zh) * 2013-03-12 2015-11-11 桑迪士克技术有限公司 共享位线的串架构
US8966330B1 (en) * 2013-09-03 2015-02-24 Sandisk Technologies Inc. Bad block reconfiguration in nonvolatile memory
CN105914210A (zh) * 2015-02-19 2016-08-31 旺宏电子股份有限公司 用于三维与非门闪存的存储器装置及其操作方法
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions

Also Published As

Publication number Publication date
US10706930B2 (en) 2020-07-07
US10170188B1 (en) 2019-01-01
US20220051720A1 (en) 2022-02-17
US20200357468A1 (en) 2020-11-12
US20190147954A1 (en) 2019-05-16
US11164629B2 (en) 2021-11-02
US11670370B2 (en) 2023-06-06
US20230420049A1 (en) 2023-12-28
CN109427802A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
CN109427802B (zh) 包含存储器块之间的共享选择栅极连接件的3d存储器装置
EP3497701B1 (en) Multi-deck memory device and operations
US10354734B2 (en) Memory device including multiple gate-induced drain leakage current generator circuits
US9030882B2 (en) Apparatuses and methods including memory array data line selection
CN112420715B (zh) 包含阵列下缓冲器电路***的多层存储器装置
US11417671B2 (en) Memory device including pass transistors in memory tiers
US11785787B2 (en) 3D vertical nand memory device including multiple select lines and control lines having different vertical spacing
US10777281B2 (en) Asymmetrical multi-gate string driver for memory device
US10734399B2 (en) Multi-gate string drivers having shared pillar structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant