CN109412746B - 数据处理的方法和相关装置 - Google Patents

数据处理的方法和相关装置 Download PDF

Info

Publication number
CN109412746B
CN109412746B CN201710695334.9A CN201710695334A CN109412746B CN 109412746 B CN109412746 B CN 109412746B CN 201710695334 A CN201710695334 A CN 201710695334A CN 109412746 B CN109412746 B CN 109412746B
Authority
CN
China
Prior art keywords
data
length
error correction
block
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710695334.9A
Other languages
English (en)
Other versions
CN109412746A (zh
Inventor
欧斯思
雷张伟
朱治宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HiSilicon Technologies Co Ltd
Original Assignee
HiSilicon Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HiSilicon Technologies Co Ltd filed Critical HiSilicon Technologies Co Ltd
Priority to CN201710695334.9A priority Critical patent/CN109412746B/zh
Priority to PCT/CN2018/098996 priority patent/WO2019033950A1/zh
Priority to EP23185434.0A priority patent/EP4283895A1/en
Priority to EP18846974.6A priority patent/EP3667964B1/en
Publication of CN109412746A publication Critical patent/CN109412746A/zh
Priority to US16/791,725 priority patent/US11196511B2/en
Application granted granted Critical
Publication of CN109412746B publication Critical patent/CN109412746B/zh
Priority to US17/521,659 priority patent/US11695508B2/en
Priority to US18/319,181 priority patent/US20230291502A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1652—Optical Transport Network [OTN]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1652—Optical Transport Network [OTN]
    • H04J3/1664—Optical Transport Network [OTN] carrying hybrid payloads, e.g. different types of packets or carrying frames and packets in the paylaod
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
    • H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Mathematical Physics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)
  • Optical Communication System (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本申请公开了数据处理的方法和相关装置，其中，所述方法包括：获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；采用第一纠错编码方式对所述目标数据进行编码得到与第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；发送所述第一码块。采用本申请的方案，可以提高纠错性能，简化时钟设计。

Description

数据处理的方法和相关装置
技术领域
本申请涉及光通信领域，尤其涉及数据处理的方法和相关装置。
背景技术
光传送网(Optical Transport Network，OTN)是以波分复用技术为基础、在光层组织网络的传送网，是下一代的骨干传送网。在OTN网络中，OTN接口可以实现设备与设备之间或OTN与OTN之间的互连。OTN接口包括用户网络接口(user to network interface，UNI)和网络节点接口(network node interface，NNI)两种接口，其中，用户网络接口为用户设备与传输网络之间的接口，网络节点接口为传输网络中网络设备与网络设备的接口，网络节点接口包括域间接口(inter-domain interface，IrDI)和域内接口(intra-domaininterface，IaDI)。
在目前的IaDI接口的一些设计方案中，一般采用通用前向纠错码(genericforward error correction，GFEC)和阶梯式前向纠错码(staircase forward errorcorrection，staircase FEC)降低数字信号传输的误码率，提高传输的可靠性，进而延长传输距离。但是，随着板内互连传输速率的提高，GFEC纠错编码的纠错性能无法满足可靠传输的需求，另外，采用staircase FEC在光传输中进行编码和译码，使得实现板内互连接口和光口的时钟同步的变得复杂，也即时钟处理复杂。
发明内容
本申请实施例提供数据处理的方法和相关装置，纠错性能可以满足可靠传输的需求，同时简化时钟设计。
第一方面，本申请实施例提供一种数据处理的方法，包括：
获取第一数据块，其中，该第一数据块为第一光通路数据分割而成的数据块；将时钟简化填充数据及该第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，该目标信息位为该第一数据帧中预设的用于填充光通路数据的信息位；采用第一纠错编码方式对该目标数据进行编码得到与该第一数据帧存在映射关系的第一码块，其中，该第一纠错编码方式与该第一数据帧的帧结构相匹配；发送该第一码块。
其中，第一光通路数据可以为ODU4，也可以为ODUCn。
其中，纠错编码方式或纠错译码方式与第一数据帧的帧结构相匹配指该纠错编码方式或纠错译码方式对应的码块中校验位的长度与码块的长度的比值与第一数据帧中的纠错校验开销的长度与第一数据帧的长度的比值相同。
本申请实施例中，通过在目标信息位中填充时钟简化填充数据，简化第一数据块的长度与第一数据帧的长度的比值，从而简化输入端与输出端的时钟分频比，简化ODSP的时钟设计。
在一种可能的设计中，还需确定第一数据块的长度并对第一光通路数据进行分割，即获取第一数据块之前还包括：获取第一光通路数据；确定第一数据块的长度；根据第一数据块的长度将第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
在一种可能的设计中，在时钟简化数据的长度可变且时钟分频比固定的情况下，可根据预设的时钟分频比以及第一数据帧的长度确定第一数据块的长度。其中，第一数据帧的长度可以由第一纠错编码方式所确定，也可以由第一数据帧所采用的纠错校验开销决定。
在一种可能的设计中，在时钟简化数据的长度可变的情况下，可根据预设的第一数据块的长度范围、第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
在一种可能的设计中，在时钟简化填充数据的长度固定的情况下，可确定时钟简化数据的长度，然后根据第一数据帧中目标信息位的长度以及时钟简化填充数据的长度确定第一数据块的长度。
在一种可能的设计中，获取第一光通路数据包括：接收第一接口数据；采用里德所罗门前向纠错(Reed Solomon Forward Error Correction，RSFEC)译码对所述第一接口数据进行译码得到第一光通路数据。其中，可以从通信接口接收第一接数据，该通信接口可以为FlexO接口，用于传输多种速率的数据。
在一种可能的设计中，该第一纠错编码方式可以为阶梯式前向纠错编码或交织循环纠错编码。
第二方面，本申请实施例提供另一种数据处理的方法，包括：
接收与第一数据帧存在映射关系的第一码块；采用第一纠错译码方式对该第一码块进行译码得到目标数据，该第一纠错译码方式与第一数据帧的帧结构相匹配；去除该目标数据中的时钟简化填充数据得到第一数据块。
本申请实施例中，通过对第一数据帧进行译码得到目标数据，去除目标数据中的时钟简化填充数据即可得到第一数据块，时钟简化填充数据是为了简化时钟分频比而设计，使得第一数据块的长度与第一数据帧的长度的比值的公因数较大，使得时钟分频比较简单。
在一种可能的设计中，可以确定时钟简化填充数据的长度，然后根据时钟简化填充数据的长度在目标数据中去除对应长度的时钟简化填充数据得到第一数据块。
在一种可能的设计中，可先确定时钟分频比，然后根据时钟分频比以及第一数据帧的长度确定第一数据块的长度，根据目标数据的长度以及第一数据块的长度确定时钟简化填充数据的长度。
在一种可能的设计中，该第一纠错译码方式包括阶梯式前向纠错译码和交织循环前向纠错译码。
第三方面，本申请实施例提供又一种数据处理的方法，包括：
将低速率数据封装为第一光通路数据；根据里德所罗门前向纠错编码对该第一光通路数据进行编码得到第一接口数据；发送该第一接口数据。
其中，第一光通路数据可以为ODU4，也可以为ODUCn；可以通过通信接口发送第一接口数据，该通信接口可以为FlexO接口。
本申请实施例中，采用里德所罗门前向纠错编码对第一光通路数据进行编码，可满足可靠传输的需求，提高纠错性能。
第四方面，本申请实施例提供一种数据处理装置，该装置具有实现第一方面所述方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
在一个可能的设计中，该装置包括处理单元和发送单元，所述处理单元用于获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；所述处理单元还用于将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；所述处理单元还用于采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；所述发送单元用于发送所述第一码块。
在一个可能的设计中，该装置包括处理器、存储器和通信接口，所述处理器、存储器和通信接口相互连接，其中，所述存储器用于存储程序代码，所述处理器用于调用所述程序代码，执行以下操作：通过所述通信接口获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；通过所述通信接口发送所述第一码块。
基于同一发明构思，该装置解决问题的原理以及有益效果可以参见第一方面所述的方法以及所带来的有益效果，该装置的实施可以参见第一方面所述方法的实施，重复之处不再赘述。
第五方面，本申请实施例提供另一种数据处理装置，该装置具有实现第二方面所述方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
在一个可能的设计中，该装置包括接收单元和处理单元，其中，所述接收单元用于接收与第一数据帧存在映射关系的第一码块；所述处理单元用于采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；所述处理单元还用于去除所述目标数据中的时钟简化填充数据得到第一数据块。
在一个可能的设计中，该装置包括处理器、存储器和通信接口，所述处理器、存储器和通信接口相互连接，其中，所述存储器用于存储程序代码，所述处理器用于调用所述程序代码，执行以下操作：通过所述通信接口接收与第一数据帧存在映射关系的第一码块；采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；去除所述目标数据中的时钟简化填充数据得到第一数据块。
基于同一发明构思，该装置解决问题的原理以及有益效果可以参见第二方面所述的方法以及所带来的有益效果，该装置的实施可以参见第二方面所述方法的实施，重复之处不再赘述。
第六方面，本申请实施例提供又一种数据处理装置，该装置具有实现第三方面所述方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
在一个可能的设计中，该装置包括处理单元和发送单元，其中，所述处理单元用于将低速率数据封装为第一光通路数据；所述处理单元还用于根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；所述发送单元用于发送所述第一接口数据。
在一个可能的设计中，该装置包括处理器、存储器和通信接口，所述处理器、存储器和通信接口相互连接，其中，所述存储器用于存储程序代码，所述处理器用于调用所述程序代码，执行以下操作：将低速率数据封装为第一光通路数据；根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；通过所述通信接口发送所述第一接口数据。
基于同一发明构思，该装置解决问题的原理以及有益效果可以参见第三方面所述的方法以及所带来的有益效果，该装置的实施可以参见第三方面所述方法的实施，重复之处不再赘述。
第七方面，本申请实施例提供一种计算机存储介质，用于储存为计算机所用的计算机程序指令，其包含用于执行上述第一方面所涉及的程序。
第八方面，本申请实施例提供一种计算机存储介质，用于储存为计算机所用的计算机程序指令，其包含用于执行上述第二方面所涉及的程序。
第九方面，本申请实施例提供一种计算机存储介质，用于储存为计算机所用的计算机程序指令，其包含用于执行上述第三方面所涉及的程序。
根据本申请实施例的方案，里德所罗门前向纠错编码可满足板内互连的传输要求，提高纠错性能，在编码前通过在目标信息位中填充时钟简化填充数据，可以简化光通路数据与数据帧的比值，从而简化时钟分频比，简化光数据发送端和光数据接收端的时钟设计。
附图说明
图1是IaDI接口的位置示意图；
图2是IaDI接口的一种设计方案；
图3是本申请提供的IaDI接口的整体设计方案；
图4是本申请实施例提供的一种数据处理的方法的流程示意图；
图5是本申请实施例提供的另一种数据处理的方法的流程示意图；
图6是第一数据帧的一种帧结构示意图；
图7是对目标数据进行编码的流程示意图；
图8是本申请实施例提供的又一种数据处理的方法的流程示意图；
图9是本申请实施例提供的一种数据处理装置的结构示意图；
图10是本申请实施例提供的另一种数据处理装置的可能的结构示意图；
图11是本申请实施例提供的又一种数据处理装置的结构示意图；
图12是本申请实施例提供的又一种数据处理装置的可能的结构示意图；
图13是本申请实施例提供的又一种数据处理装置的结构示意图；
图14是本申请实施例提供的又一种数据处理装置的可能的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
本申请的方案可实现在OTN的IaDI接口上，IaDI接口在OTN网络中的位置可以如图1所示，图1是本申请实施例提供的一种OTN的网络接口示意图，其中，用户设备与传输网络之间的接口为UNI，传输网络中网络设备与网络设备之间的接口为NNI，NNI包括IrDI和IaDI，IrDI为不同OTN管理域相互之间的接口或者OTN管理域与其他传输网之间的接口，IaDI为同一OTN管理域中的网络设备相互之间的接口。
在一种实现方式中，IaDI接口的整体设计方案如图2所示，其中，在OTN线路处理装置与光数字信号处理(optical digital signal proccessing，ODSP)处理装置之间的传输方案中采用GFEC进行编码和译码，在光传输方案中采用staircase FEC进行编码和译码。
随着板内互连传输速率的提高，传输出现错误的几率也增大，需要更好的纠错方式对传输过程中出现的错误进行纠正，GFEC的纠错性能无法满足纠错需求，另外，若采用staircase FEC设计方案，则使得ODSP时钟处理复杂。
在本申请的方案中，采用更高性能的FEC和高速通信接口，可满足高速率传输的纠错需求，在形成数据帧前用时钟简化填充数据对目标信息位中进行填充，简化数据帧中信息数据与数据帧总长度的比值，从而简化时钟设计。例如，可以在OTN线路处理装置与ODSP处理装置之间的传输方案中采用纠错性能高于GFEC的RSFEC进行纠错，在光传输方案中采用纠错性能与staircase FEC相同或者高于staircase FEC的高性能FEC编码进行纠错。在一种可能的实施方式中，本申请的整体设计方案可以如图3所示，其中，在OTN线路处理装置与OPSP处理模块之间的传输方案中采用FlexO接口作为通信接口，并采用RSFEC进行编码和译码，在光传输方案中采用高性能FEC进行编码和译码，在进行ODSP处理之前对数据进行填充并进行分频/倍频处理，使得FlexO接口与光口的时钟同步。在可选实施方式中，该高性能FEC可以为staircase FEC，也可以为如交织循环FEC、低密度奇偶校验码(Low DensityParity Check Code，LDPC)等高性能FEC。通过在该高性能FEC对应的数据帧中的目标信息位中填充时钟简化填充数据，简化分频比值/倍频比值，从而简化时钟设计。在可选的设计方案中，RSFEC也可以替换为其他纠错性能高于GFEC的纠错编码。
上述介绍了本申请实施例的一种示例性的整体设计方案，接下来对本申请实施例的方法进行介绍。
参见图4，图4是本申请实施例提供的一种数据处理的方法的流程示意图，所述方法可以实现在图3所示的ODSP处理装置或者具备该ODSP处理装置的功能的装置上，所述方法包括：
S101，获取第一数据块，其中，第一数据块为第一光通路数据分割而成的数据块。
其中，第一数据块由第一光通路数据分割而成，在获取第一数据块之前可以获取第一光通路数据，第一光通路数据可以为ODU4，也可以为ODUCn，也可以为其他大速率的光通路数据。
在可选实施方式中，可以通过通信接口从OTN线路处理装置或者具备该OTN线路处理装置的功能的装置获取第一光通路数据，由2或图3的整体设计方案可知，OPSP处理模块需要对从OTN线路处理装置接收到的数据进行解码得到第一光通路数据，在OTN线路处理装置与ODSP处理装置之间的传输方案采用如图3所示的RSFEC进行纠错的情况下，获取第一光通路数据可包括：接收第一接口数据；采用RSFEC译码对所述第一接口数据进行译码得到第一光通路数据。
具体实现中，从通信接口接收第一接口数据，该通信接口为可以板内互连接口。在可选实施方式中，该板内互连接口可以为图3所示的FlexO接口，也可以为FlexE等支持大速率传输的通信接口。
相应地，该OTN线路处理装置或者具备该OTN线路处理装置的功能的装置对光通路数据进行编码，OTN线路处理装置执行的方法可以如图5所示，图5是本申请实施例提供的另一种数据处理的方法的流程示意图，如图所示，所述方法包括：
S201，将低速率数据封装为第一光通路数据。
具体实现中，可以通过复用、字节间插等方式将低速率数据封装为第一光通路数据，第速率数据可以为ODU1、ODU2、SDH业务信号数据等。
S202，根据RSFEC编码对第一光通路数据进行编码得到第一接口数据。
具体实现中，该OTN线路处理装置或者具备该OTN线路处理装置的功能的装置根据RSFEC对应的码块中信息字节的长度将该第一光通路数据拆分为多个第二数据块，其中，第二数据块的长度等于RSFEC对应的码块中信息字节的长度；然后，OTN线路处理装置或者具备该OTN线路处理装置的功能的装置根据RSFEC的编码方式分别对多个第二数据块进行编码得到各个第二数据块的纠错校验开销数据，在各个第二数据块中***各个第二数据块的纠错校验开销得到各个第二数据块对应的码块，其中，多个数据块对应的码块组成第一接口数据。
S203，发送第一接口数据。
具体实现中，该OTN线路处理装置或者具备该OTN线路处理装置的功能的装置将步骤S202编码得到的第一接口数据中的多个第二码块依次输出。
具体实现中，可以通过通信接口发送第一接口数据，该通信接口可以为板内互连接口。在可选实施方式中，该板内互连接口可以为图3所示的FlexO接口，也可以为FlexE等支持大速率传输的通信接口。
相应地，OPSP处理模块或者具备该ODSP处理装置的功能的装置获取第一光通路数据的具体实现过程如下：
ODSP处理装置或者具备该ODSP处理装置的功能的装置依次接收第一接口数据中的多个第二码块，然后根据RSFEC的译码方式分别对接收到的多个第二码块进行解码得到第二数据块，最后根据第一光通路数据的帧头标识对多个第二数据块进行恢复得到第一光通路数据。
在获取到第一光通路数据后，还需根据第一数据块的长度将第一光通路数据分割为多个大小相同的数据块，该数据块包括第一数据块，则获取第一数据块之前还包括：确定第一数据块的长度，根据第一数据块的长度将第一光通路数据分割得到多个数据块，所述多个数据块包括第一数据块。
在第一种可能的实现场景中，在时钟简化填充数据的长度可变的情况下，可以设定时钟分频比，即时钟分频比固定且已知，则可以根据预设的时钟分频比以及第一数据帧的长度确定第一数据块的长度。其中，可根据第一数据帧的帧结构确定第一数据帧的长度。
具体实现中，由公式：光口速率/第一通信接口速率＝时钟分频比和(第一光通路数据速率/第一通信接口速率)/(第一光通路数据速率/光口速率)＝光口速率/第一通信接口速率可得到公式：(第一光通路数据速率/第一通信接口速率)/(第一光通路数据速率/光口速率)＝时钟分频比，其中，第一光通路数据速率/第一通信接口速率等于第一通信接口所采用的纠错编码方式中信息字节的长度与码块的长度的比值，第一光通路数据速率/光口速率等于第一数据块的长度/第一数据帧的长度，进一步可得到公式(第二预设值/第一预设值)/(第一数据块的长度/第一数据帧的长度)＝时钟分频比，推导可得，第一数据块的长度＝(目标比值/时钟分频比)*第一数据帧的长度，目标比值为第二预设值与第一预设值的比值，其中，第一通信接口为OTN线路处理装置与ODSP之间的通信接口，第一通信接口速率等于第一接口数据的传输速率，第一预设值为第一通信接口所采用的纠错编码方式中码块的长度，第二预设值为第一通信接口所采用的编码方式中信息字节的长度。在根据第一通信接口所采用的纠错编码方式确定第一预设值和第二预设值，并根据第一数据帧的帧结构确定第一数据帧的长度，以及确定时钟分频比后，则可以确定第一数据块的长度。例如，第一通信接口采用的纠错编码方式为图3所示的RSFEC，则确定第一预设值为544，第二预设值为514。
在第二种可能的实现场景中，在时钟简化填充数据的长度可变的情况下，若时钟分频比不固定且未知，则可以根据预设的第一数据块的长度范围、第一数据帧的长度、第一预设值以及第二预设值确定第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，第一目标数值为第一数据块的长度与第一预设值之积，第二目标数值为第一数据帧的长度与第二预设值之积。其中，第一预设值为第一通信接口所采用的纠错编码方式中码块的长度，第二预设值为第一通信接口所采用的纠错编码方式中信息字节的长度。
具体实现中，根据第一种可能的场景中推导得到的公式：(第二预设值/第一预设值)/(第一数据块的长度/第一数据帧的长度)＝时钟分频比，可得到(第二预设值*第一数据帧的长度)/(第一预设值*第一数据块的长度)＝时钟分频比，在时钟分频比未知的情况下，可根据第二预设值、第一预设值以及第一数据帧的长度确定第一数据块的长度，其中，该第一数据块的长度在预设的第一数据块的长度范围内且使得第一目标数值与第二目标数值的公因数最大，第一数据块的长度小于第一数据帧中目标信息位的长度，第一目标数值等于第一预设值*第一数据块的长度，第二目标数值等于第二预设值*第一数据帧的长度。
在第三种可能的实现场景中，在时钟简化填充数据的长度固定的情况下，则可以确定时钟简化填充数据的长度，根据第一数据帧中目标信息位的长度以及时钟简化填充数据的长度确定第一数据块的长度。
具体实现中，根据公式第一数据块的长度＝第一数据帧中目标信息位的长度-时钟简化填充数据的长度，可确定第一数据块的长度。
下面举例来对上述三种确定第一数据块的长度的场景进行说明。假设在第一通信接口之间传输对应的纠错编码方式为图3所示的RSFEC，RSFEC采用的RS(544，514)编码，假设第一数据帧的帧结构如图6所示，其中，第一数据帧目标信息位的长度为3824*8*8比特，第一数据帧的长度为(3824+16N)*8*8比特，其中，N不同，则第一数据帧的纠错校验开销不同，例如，N＝16，则第一数据帧的纠错校验开销为7％，N＝31，第一数据帧的纠错校验开销为13％，以下以N＝16即第一数据帧的长度为261120比特为例进行介绍。
首先，根据在第一通信接口之间传输采用的RS(544，514)编码可知，信息字节的长度/码块的长度＝第二预设值/第一预设值＝514/544＝257/272。
在第一种可能的实现场景中，时钟分频比固定且已知，假设时钟分频比为x，则根据第一种可能的实现场景推导得到的公式第一数据块的长度＝(目标比值/时钟分频比)*第一数据帧的长度，目标比值＝第二预设值/第一预设值，可得到第一数据块的长度＝((257/272)/x)*261120＝246720/x。
在第二种可能实现场景中，时钟分频比不固定且未知，假设预设的第一数据块的长度范围为24400～244736比特，根据第二种可能的实现场景推导得到的公式(第二预设值*第一数据帧的长度)/(第一预设值*第一数据块的长度)＝时钟分频比，第一目标数值＝第一数据块的长度*第一预设值，第二目标数值＝第一数据帧的长度*第二预设值，可得到第二目标数值/第一目标数值＝(257*261120)/(272*第一数据块的长度)＝时钟分频比，对第一目标数值和第二目标数值约分可得到(257*960)/第一数据块的长度＝时钟分频比，第一数据块的长度需满足大于24400比特小于244736比特(第一数据帧中目标信息位的长度)，则当第一数据块的长度为244664比特时公因数最大，时钟分频比＝120/119，则第一数据块的长度为244664比特。
在第三种可能的实现场景中，假设时钟简化填充数据的长度为72比特，则根据上述第三种可能的实现场景的公式第一数据块的长度＝第一数据帧中目标信息位的长度-时钟简化填充数据的长度，可得到第一数据块的长度＝244736-72＝244664比特。
S102，将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位。
具体实现中，将时钟简化填充数据填充进该目标信息位中预设的时钟简化填充信息位；然后再将第一数据块填充进该目标信息位中剩余的信息位。
在可选实施方式中，该目标信息位中用于填充时钟简化填充数据的时钟简化填充信息位可以是连续的，例如该时钟简化填充信息位可以为该目标信息位中的第N～N+M个信息位，N和M为大于或者等于1的正整数；该时钟简化填充信息位也可以是离散的，例如该时钟简化填充数据为该信息位中第n位，第n+m位，第n+2m位...，第n+km位，n，m，k均为大于或等于1的正整数。
在可选实施方式中，在时钟简化填充数据的长度固定的情况下，可以使时钟简化填充信息位的长度固定，其中，时钟简化填充信息位的长度等于该时钟简化填充数据的长度；在可选实施方式中，在时钟简化填充数据的长度不固定的情况下，则可以在目标信息位中预留足够长度的时钟简化填充信息位用于填充长度不固定的时钟简化填充数据，在此种实施方式下，若时钟简化数据的长度小于该时钟简化填充信息位的长度，则可以在将时钟简化填充数据填充进该时钟简化填充数据后，将剩余的时钟简化填充信息位用于填充第一数据块中的数据。
在可选实施方式中，在时钟简化填充数据的长度可变的情况下，可根据第一数据块的长度确定时钟简化数据的长度，其中，时钟简化填充数据的长度等于第一数据帧中的目标信息位的长度与第一数据块的长度之差。
S103，采用第一纠错编码方式对目标数据进行编码得到与第一数据帧存在映射关系的第一码块，其中，第一纠错编码方式与第一数据帧的帧结构相匹配。
在可选实施方式中，第一纠错编码方式可以为阶梯式前向纠错编码或交织循环纠错编码。
具体实现中，可根据该第一纠错编码对应的构造码块的方式对目标数据进行编码得到第一码块。
例如，该第一纠错编码方式为staircase FEC，第一数据帧的帧结构如图6所示，第一数据帧的纠错校验开销为7％，则构造第一码块的方式如图7所示：
首先，将包含有时钟简化填充数据和第一数据块的目标数据按照预设的映射方式映射为一个大小为512*478的二维数据块B1，L，该二维数据块B1，L有512行，478列；然后构造大小512*990的二维数据块A1，其中，A1由全为0的二维数据块B0T与二维数据块B1，L构成，再根据staircase FEC的编码方式对二维数据块A1的每一行进行编码得到校验位构成的大小为512*32的二维数据块，输出大小为512*510的数据块B1，其中，B1由二维数据块B1，L和二维数据块B1，R构成，二维数据块B1与第一数据帧存在映射关系，可根据二维数据块B1映射得到第一数据帧。
S104，发送第一码块。
具体实现中，通过光口发送第一码块。在可选实施方式中，在通过光口发送第一码块帧之前还可以对第一码块进行电光转换处理。
相应地，第一码块传输到接收端设备后，该第一码块的接收端设备采用与第一纠错编码方式对应的第一纠错译码方式对第一码块进行译码得到目标数据，并从目标数据中去除时钟简化填充数据得到第一数据块，第一码块的接收端设备例如可以为图1中连接到IaDI接口的网络设备，该网络设备执行的方法可以如图8所示，图8是本申请实施例提供的又一种数据处理的方法的流程示意图，如图所示，所述方法包括：
S301，接收与第一数据帧存在映射关系的第一码块。
具体实现中，该网络设备从光口接收该与第一数据帧存在映射关系的第一码块。
S302，采用第一纠错译码方式对第一码块进行译码得到目标数据，第一纠错译码方式与第一数据帧的帧结构相匹配。
应当理解的是，第一数据帧的接收端设备在对第一数据帧进行译码时所采用的第一纠错译码方式与第一数据帧的发送设备(例如为ODSP处理装置)所采用的第一纠错编码方式相对应。例如，第一纠错编码方式为staircase FEC，相对应地，第一纠错译码方式为staircase FEC。
具体实现中，根据该第一纠错译码方式所对应的解码操作对第一码块进行译码得到目标数据。
例如，该第一纠错译码方式为staircase FEC，则译码方式为：首先将接收到的二维数据块B1存入滑窗，然后按照编码方案中同样的方式构造矩阵A1，并对其中的每一行进行解码，反复迭代，直至没有错误或迭代次数达到上限，输出B1并去除纠错校验开销得到目标数据，具体实现过程可参考staircase FEC的解码过程，此处不做多余描述。
S303，去除目标数据中的时钟简化填充数据得到第一数据块。
在可选实施方式中，该网络设备需先确定时钟简化填充数据的长度和位置，再根据时钟简化填充数据的长度和位置去除相应位置和相应长度的时钟简化填充数据，即去除目标数据中的时钟简化填充数据得到第一数据块包括：确定时钟简化填充数据的长度，根据时钟简化填充数据的长度去除目标数据中的时钟简化填充数据得到第一数据块。
在上述第三种可能的实现场景中，时钟简化填充数据的长度固定，则可在目标信息位中时钟简化数据所在的位置，去除预设长度的时钟简化数据得到第一数据块。
在上述第一种和上述第二种可能的实现场景中，在时钟简化填充数据的长度可变的情况下，可根据时钟分频比确定时钟简化填充数据的长度，即确定时钟简化填充数据的长度包括：确定时钟分频比；根据时钟分频比以及第一数据帧的长度确定第一数据块的长度；根据第一数据帧中的目标信息位的长度以及第一数据块的长度确定时钟简化填充数据的长度。
在一种可能的实现方式中，在时钟分频比固定的情况下，则可根据公式第一数据块的长度＝(目标比值/时钟分频比)*第一数据帧的长度确定第一数据块的长度。
在另一种可能的实现方式中，第一数据帧的发送设备还可以将第一数据块的长度发送给给第一数据帧的接收设备。
在本申请实施例中，采用更高性能的FEC和高速接口，可满足高速率传输的纠错需求，同时对数据进行填充，从而简化时钟分频比，简化了时钟设计。
上述详细阐述了本申请实施例的方法，下面提供了本申请实施例的装置。
参见图9，图9是本申请实施例提供的一种数据处理装置的结构示意图，该装置40用于执行图4对应的方法步骤，该装置可以为图2或图3中的OPSP处理模块，如图所示，所述装置可包括：
处理单元410，用于获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
所述处理单元410，还用于将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
所述处理单元410，还用于采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
发送单元420，用于发送所述第一码块。
在可选实施方式中，所述装置还包括接收单元430，用于获取所述第一光通路数据；所述处理单元410，还用于确定所述第一数据块的长度；所述处理单元410，还用于根据所述第一数据块的长度将所述第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
在可选实施方式中，在所述时钟简化填充数据的长度可变的情况下，所述处理单元410具体用于：根据预设的时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度。
在可选实施方式中，在所述时钟简化填充数据的长度可变的情况下，所述处理单元410具体用于：根据预设的第一数据块的长度范围、所述第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
在可选实施方式中，在所述时钟简化填充数据的长度固定的情况下，所述处理单元410具体用于：确定所述时钟简化填充数据的长度；根据所述第一数据帧中目标信息位的长度以及所述时钟简化填充数据的长度确定所述第一数据块的长度。
在可选实施方式中，所述接收单元430，还用于口接收第一接口数据；所述处理单元410具体用于：采用里德所罗门前向纠错译码对所述第一接口数据进行译码得到第一光通路数据。
在可选实施方式中，所述第一纠错编码方式包括：阶梯式前向纠错编码或交织循环纠错编码。
需要说明的是，图9对应的实施例中未提及的内容以及各个单元执行步骤的具体实现方式可参见图4所示实施例的描述，这里不再赘述。
在一种可能的实现方式中，图9中的处理单元410、发送单元420以及接收单元430所实现的相关功能可以结合处理器与通信接口来实现。参见图10，图10是本申请实施例提供的一种数据处理装置的可能的结构示意图，其中，该装置50包括处理器501、存储器502、通信接口503，所述处理器501、所述存储器502、所述通信接口503通过一个或多个通信总线连接。处理器501被配置为支持所述装置执行图4所述方法中的功能。该处理器501可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)，硬件芯片或者其任意组合。上述硬件芯片可以是专用集成电路(application-specificintegrated circuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(genericarray logic，GAL)或其任意组合。
存储器502用于存储程序代码等。存储器502可以包括易失性存储器(volatilememory)，例如随机存取存储器(random access memory，RAM)；存储器502也可以包括非易失性存储器(non-volatile memory)，例如只读存储器(read-only memory，ROM)，快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器502还可以包括上述种类的存储器的组合。
通信接口503用于接收和发送数据，例如，通信接口用于发送第一码块，接收第一接口数据，等等。该通信接口包括板内互连接口。
处理器501可以调用所述程序代码执行以下操作：
通过所述通信接口403获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
通过所述通信接口503发送所述第一码块。
进一步地，处理器501还可以与通信接口503相配合，执行本申请图4所示实施例的操作，具体可参见方法实施例中的描述，在此不再赘述。
参见图11，图11是本申请实施例提供的一种数据处理装置的结构示意图，该装置60用于执行图5对应的方法，该装置可以为图2或图3中的OTN线路处理装置，如图所示，所述装置可包括：
处理单元610，用于将低速率数据封装为第一光通路数据；
所述处理单元610，还用于根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；
发送单元620，用于发送所述第一接口数据。
需要说明的是，图11对应的实施例中未提及的内容以及各个单元执行步骤的具体实现方式可参见图5所示实施例的描述，这里不再赘述。
在一种可能的实现方式中，图11中的处理单元610、发送单元620所实现的相关功能可以结合处理器与通信接口来实现。参见图12，图12是本申请实施例提供的一种数据处理装置的可能的结构示意图，其中，该装置70包括处理器701、存储器702、通信接口703，所述处理器701、所述存储器702、所述通信接口703通过一个或多个通信总线连接。处理器701被配置为支持所述装置执行图5所述方法中的功能。该处理器701可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)，硬件芯片或者其任意组合。上述硬件芯片可以是专用集成电路(application-specific integratedcircuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic，GAL)或其任意组合。
存储器702用于存储程序代码等。存储器702可以包括易失性存储器(volatilememory)，例如随机存取存储器(random access memory，RAM)；存储器702也可以包括非易失性存储器(non-volatile memory)，例如只读存储器(read-only memory，ROM)，快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器702还可以包括上述种类的存储器的组合。
通信接口703用于接收和发送数据，例如，通信接口用于发送第一接口数据，等等。该通信接口包括板内互连接口。
处理器701可以调用所述程序代码执行以下操作：
将低速率数据封装为第一光通路数据；
根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；
通过所述通信接口703发送所述第一接口数据。
进一步地，处理器701还可以与通信接口703相配合，执行本申请图5所示实施例的操作，具体可参见方法实施例中的描述，在此不再赘述。
参见图13，图13是本申请实施例提供的一种数据处理装置的结构示意图，该装置80用于执行图8对应的方法，如图所示，所述装置包括：
接收单元810，用于接收与第一数据帧存在映射关系的第一码块；
处理单元820，用于采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
所述处理单元820，还用于去除所述目标数据中的时钟简化填充数据得到第一数据块。
在可选实施方式中，所述处理单元820具体用于：确定所述时钟简化填充数据的长度；根据所述时钟简化填充数据的长度去除所述目标数据中的时钟简化填充数据得到第一数据块。
在可选实施方式中，所述处理单元820具体用于：确定时钟分频比；根据所述时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度；根据所述第一数据帧中的目标信息位的长度以及所述第一数据块的长度确定所述时钟简化填充数据的长度。
在可选实施方式，所述第一纠错译码方式包括：阶梯式前向纠错译码或交织循环前向纠错译码。
需要说明的是，图13对应的实施例中未提及的内容以及各个单元执行步骤的具体实现方式可参见图8所示实施例的描述，这里不再赘述。
在一种可能的实现方式中，图13中的接收单元810、处理单元820所实现的相关功能可以结合处理器与通信接口来实现。参见图14，图14是本申请实施例提供的一种数据处理装置的可能的结构示意图，其中，该装置90包括处理器901、存储器902、通信接口903，所述处理器901、所述存储器902、所述通信接口903通过一个或多个通信总线连接。处理器901被配置为支持所述装置执行图8所述方法中的功能。该处理器901可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)，硬件芯片或者其任意组合。上述硬件芯片可以是专用集成电路(application-specific integratedcircuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic，GAL)或其任意组合。
存储器902用于存储程序代码等。存储器902可以包括易失性存储器(volatilememory)，例如随机存取存储器(random access memory，RAM)；存储器902也可以包括非易失性存储器(non-volatile memory)，例如只读存储器(read-only memory，ROM)，快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器902还可以包括上述种类的存储器的组合。
通信接口903用于接收和发送数据，例如，通信接口用于接收第一码块，等等。该通信接口为光口。
处理器901可以调用所述程序代码执行以下操作：
通过通信接口903与第一数据帧存在映射关系的第一码块；
采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
去除所述目标数据中的时钟简化填充数据得到第一数据块。
进一步地，处理器901还可以与通信接口903相配合，执行本申请图8所示实施例的操作，具体可参见方法实施例中的描述，在此不再赘述。
本领域普通技术人员可以意识到，结合本申请中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者通过所述计算机可读存储介质进行传输。所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘(Solid State Disk，SSD))等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (24)

1.一种数据处理的方法，其特征在于，包括：
获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
将填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述填充数据用于适配输入端与输出端的时钟分频比，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
发送所述第一码块。
2.根据权利要求1所述的方法，其特征在于，所述获取第一数据块之前还包括：
获取所述第一光通路数据；
确定所述第一数据块的长度；
根据所述第一数据块的长度将所述第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
3.根据权利要求2所述的方法，其特征在于，在所述填充数据的长度可变的情况下，所述确定所述第一数据块的长度包括：
根据预设的时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度。
4.根据权利要求2所述的方法，其特征在于，在所述填充数据的长度可变的情况下，所述确定所述第一数据块的长度包括：
根据预设的第一数据块的长度范围、所述第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
5.根据权利要求2所述的方法，其特征在于，在所述填充数据的长度固定的情况下，所述确定所述第一数据块的长度包括：
确定所述填充数据的长度；
根据所述第一数据帧中目标信息位的长度以及所述填充数据的长度确定所述第一数据块的长度。
6.根据权利要求2所述的方法，其特征在于，所述获取所述第一光通路数据包括：
接收第一接口数据；
采用里德所罗门前向纠错译码对所述第一接口数据进行译码得到所述第一光通路数据。
7.根据权利要求1-6任一项所述的方法，其特征在于，所述第一纠错编码方式包括：
阶梯式前向纠错编码或交织循环纠错编码。
8.一种数据处理的方法，其特征在于，包括：
接收与第一数据帧存在映射关系的第一码块；
采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
去除所述目标数据中的填充数据得到第一数据块，所述填充数据用于适配输入端与输出端的时钟分频比。
9.根据权利要求8所述的方法，其特征在于，所述去除所述目标数据中的填充数据得到第一数据块包括：
确定所述填充数据的长度；
根据所述填充数据的长度去除所述目标数据中的填充数据得到第一数据块。
10.根据权利要求9所述的方法，其特征在于，所述确定所述填充数据的长度包括：
确定时钟分频比；
根据所述时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度；
根据所述目标数据的长度以及所述第一数据块的长度确定所述填充数据的长度。
11.根据权利要求8-10任一项所述的方法，其特征在于，所述第一纠错译码方式包括：
阶梯式前向纠错译码或交织循环前向纠错译码。
12.一种数据处理装置，其特征在于，包括：
处理单元，用于获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
所述处理单元，还用于将填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述填充数据用于适配输入端与输出端的时钟分频比，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
所述处理单元，还用于采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
发送单元，用于发送所述第一码块。
13.根据权利要求12所述的装置，其特征在于，所述装置还包括：
接收单元，用于获取所述第一光通路数据；
所述处理单元，还用于确定所述第一数据块的长度；
所述处理单元，还用于根据所述第一数据块的长度将所述第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
14.根据权利要求13所述的装置，其特征在于，在所述填充数据的长度可变的情况下，所述处理单元具体用于：
根据预设的时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度。
15.根据权利要求13所述的装置，其特征在于，在所述填充数据的长度可变的情况下，所述处理单元具体用于：
根据预设的第一数据块的长度范围、所述第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
16.根据权利要求13所述的装置，其特征在于，在所述填充数据的长度固定的情况下，所述处理单元具体用于：
确定所述填充数据的长度；
根据所述第一数据帧中目标信息位的长度以及所述填充数据的长度确定所述第一数据块的长度。
17.根据权利要求13所述的装置，其特征在于，
所述接收单元，还用于接收第一接口数据；
所述处理单元具体用于：
采用里德所罗门前向纠错译码对所述第一接口数据进行译码得到第一光通路数据。
18.根据权利要求12-17任一项所述的装置，其特征在于，所述第一纠错编码方式包括：
阶梯式前向纠错编码或交织循环纠错编码。
19.一种数据处理装置，其特征在于，包括：
接收单元，用于接收与第一数据帧存在映射关系的第一码块；
处理单元，用于采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
所述处理单元，还用于去除所述目标数据中的填充数据得到第一数据块，所述填充数据用于适配输入端与输出端的时钟分频比。
20.根据权利要求19所述的装置，其特征在于，所述处理单元具体用于：
确定所述填充数据的长度；
根据所述填充数据的长度去除所述目标数据中的填充数据得到第一数据块。
21.根据权利要求20所述的装置，其特征在于，所述处理单元具体用于：
确定时钟分频比；
根据所述时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度；
根据所述目标数据的长度以及所述第一数据块的长度确定所述填充数据的长度。
22.根据权利要求19-21任一项所述的装置，其特征在于，所述第一纠错译码方式包括：
阶梯式前向纠错译码或交织循环前向纠错译码。
23.一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被计算机执行时使所述计算机执行如权利要求1-7任一项所述的方法。
24.一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被计算机执行时使所述计算机执行如权利要求8-11任一项所述的方法。
CN201710695334.9A 2017-08-15 2017-08-15 数据处理的方法和相关装置 Active CN109412746B (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201710695334.9A CN109412746B (zh) 2017-08-15 2017-08-15 数据处理的方法和相关装置
EP23185434.0A EP4283895A1 (en) 2017-08-15 2018-08-06 Data processing method and related apparatus
EP18846974.6A EP3667964B1 (en) 2017-08-15 2018-08-06 Data processing method and related apparatus
PCT/CN2018/098996 WO2019033950A1 (zh) 2017-08-15 2018-08-06 数据处理的方法和相关装置
US16/791,725 US11196511B2 (en) 2017-08-15 2020-02-14 Data processing method and related apparatus
US17/521,659 US11695508B2 (en) 2017-08-15 2021-11-08 Data processing method and related apparatus
US18/319,181 US20230291502A1 (en) 2017-08-15 2023-05-17 Data Processing Method and Related Apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710695334.9A CN109412746B (zh) 2017-08-15 2017-08-15 数据处理的方法和相关装置

Publications (2)

Publication Number Publication Date
CN109412746A CN109412746A (zh) 2019-03-01
CN109412746B true CN109412746B (zh) 2021-01-05

Family

ID=65362612

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710695334.9A Active CN109412746B (zh) 2017-08-15 2017-08-15 数据处理的方法和相关装置

Country Status (4)

Country Link
US (3) US11196511B2 (zh)
EP (2) EP3667964B1 (zh)
CN (1) CN109412746B (zh)
WO (1) WO2019033950A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150733A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及び半導体記憶装置
CN113852447B (zh) * 2021-09-26 2024-06-04 中国电子科技集团公司第五十四研究所 一种基于变长帧结构的并行搜帧及帧长纠错转发装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1094205A (zh) * 1993-01-05 1994-10-26 日本电气株式会社 纠错串级编码***
CN101299649A (zh) * 2008-06-19 2008-11-05 中兴通讯股份有限公司 基于通用成帧规程的多业务混合汇聚方法和装置
CN101478314A (zh) * 2008-01-03 2009-07-08 中兴通讯股份有限公司 一种里德-所罗门编码译码器及其译码的方法
CN101489157A (zh) * 2009-02-13 2009-07-22 华为技术有限公司 将业务复用映射到光通道传送单元的方法和装置
CN101662335A (zh) * 2009-09-15 2010-03-03 中国人民解放军国防科学技术大学 前向纠错编码方法、前向纠错译码方法及其装置
CN101707506A (zh) * 2009-11-06 2010-05-12 中兴通讯股份有限公司 一种光传送网中业务时钟透传的方法及***
CN102356585A (zh) * 2011-08-19 2012-02-15 华为技术有限公司 一种光传输模块和光信号传输装置
CN104734815A (zh) * 2015-04-08 2015-06-24 烽火通信科技股份有限公司 Otn***中高吞吐量fec编码器的硬件实现方法及***
CN103873071B (zh) * 2012-12-10 2016-12-21 华为技术有限公司 一种前向纠错编码、译码方法和装置、通信设备及***

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9615151B2 (en) * 1990-09-11 2017-04-04 Menara Networks, Inc. Virtualized optical transport network systems and methods
US8718087B1 (en) * 2006-10-24 2014-05-06 Marvell International Ltd. Processing architecture for passive optical network
US9178713B1 (en) * 2006-11-28 2015-11-03 Marvell International Ltd. Optical line termination in a passive optical network
CN101389146B (zh) * 2007-09-13 2011-01-05 华为技术有限公司 光传送网同步交叉调度的方法和装置
US8199772B2 (en) * 2008-06-25 2012-06-12 Ciena Corporation Systems and methods for synchronous generic framing protocol mapping
CN101651512B (zh) * 2009-09-24 2013-06-05 中兴通讯股份有限公司 一种实现数据业务透明传送的方法、***及装置
US8751910B2 (en) * 2011-04-13 2014-06-10 Cortina Systems, Inc. Staircase forward error correction coding
JP2014135659A (ja) * 2013-01-10 2014-07-24 Fujitsu Ltd 伝送装置及び伝送方法
EP4060914A1 (en) * 2015-06-30 2022-09-21 Ciena Corporation Flexible ethernet systems and methods for time transfer
US10204043B2 (en) * 2016-03-08 2019-02-12 Toshiba Memory Corporation Memory controller, method of controlling nonvolatile memory and memory system

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1094205A (zh) * 1993-01-05 1994-10-26 日本电气株式会社 纠错串级编码***
CN101478314A (zh) * 2008-01-03 2009-07-08 中兴通讯股份有限公司 一种里德-所罗门编码译码器及其译码的方法
CN101299649A (zh) * 2008-06-19 2008-11-05 中兴通讯股份有限公司 基于通用成帧规程的多业务混合汇聚方法和装置
CN101489157A (zh) * 2009-02-13 2009-07-22 华为技术有限公司 将业务复用映射到光通道传送单元的方法和装置
CN101662335A (zh) * 2009-09-15 2010-03-03 中国人民解放军国防科学技术大学 前向纠错编码方法、前向纠错译码方法及其装置
CN101707506A (zh) * 2009-11-06 2010-05-12 中兴通讯股份有限公司 一种光传送网中业务时钟透传的方法及***
CN102356585A (zh) * 2011-08-19 2012-02-15 华为技术有限公司 一种光传输模块和光信号传输装置
CN103873071B (zh) * 2012-12-10 2016-12-21 华为技术有限公司 一种前向纠错编码、译码方法和装置、通信设备及***
CN104734815A (zh) * 2015-04-08 2015-06-24 烽火通信科技股份有限公司 Otn***中高吞吐量fec编码器的硬件实现方法及***

Also Published As

Publication number Publication date
EP3667964A1 (en) 2020-06-17
US11695508B2 (en) 2023-07-04
CN109412746A (zh) 2019-03-01
EP4283895A1 (en) 2023-11-29
US11196511B2 (en) 2021-12-07
EP3667964B1 (en) 2023-10-04
EP3667964A4 (en) 2020-08-26
US20200186288A1 (en) 2020-06-11
US20230291502A1 (en) 2023-09-14
US20220069944A1 (en) 2022-03-03
WO2019033950A1 (zh) 2019-02-21

Similar Documents

Publication Publication Date Title
US10320425B2 (en) Staircase forward error correction coding
CN113875177B (zh) 数据传输、编码、解码方法、装置、设备及存储介质
EP0527772B1 (en) Forward error correction code system
US8621316B2 (en) Method and device for encoding of error correcting codes, and method and device for decoding of error correcting codes
KR102548215B1 (ko) 압축된 채널 출력 정보를 사용하여 데이터를 디코딩하기 위한 시스템 및 방법
US20230291502A1 (en) Data Processing Method and Related Apparatus
US20160294419A1 (en) Coding and decoding methods and apparatus
US11936475B2 (en) Method, apparatus, and system for improving reliability of data transmission involving an ethernet device
CN108737021B (zh) Polar码传输方法及装置
US7957642B2 (en) Efficient and simple bit error rate calculation on optical transport layer
CN103873071A (zh) 一种前向纠错编码、译码方法和装置、通信设备及***
CN113541856A (zh) 数据恢复方法及装置
US20230268932A1 (en) Ethernet coding method and apparatus
JP2008060820A (ja) 光集線装置および光加入者装置
CN109818705B (zh) 传送、接收子速率信号方法及装置、设备
JP2012199843A (ja) データ通信システムにおける誤り訂正符号制御方法および装置
JP2003273841A (ja) 誤り訂正機能を有する伝送装置
US20230353279A1 (en) Methods, apparatuses, and optical network devices for uplink fec encoding and decoding
JP3173713B2 (ja) エラー訂正符号化方法および送受信装置
US20240259133A1 (en) Method, apparatus, and system for improving reliability of data transmission involving an ethernet device
CN109474376B (zh) 编码方法及装置
CN109495208B (zh) 编码方法及装置
CN116261066A (zh) 一种数据传输方法及相关设备
CN109474380B (zh) 编码方法及装置
CN118041488A (zh) 数据传输方法、装置、***及计算机可读存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant