CN109391262A - 时钟回复装置及方法 - Google Patents

时钟回复装置及方法 Download PDF

Info

Publication number
CN109391262A
CN109391262A CN201711001366.0A CN201711001366A CN109391262A CN 109391262 A CN109391262 A CN 109391262A CN 201711001366 A CN201711001366 A CN 201711001366A CN 109391262 A CN109391262 A CN 109391262A
Authority
CN
China
Prior art keywords
circuit
quickly
timing recovery
voltage
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711001366.0A
Other languages
English (en)
Other versions
CN109391262B (zh
Inventor
曾暐盛
魏志旅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Novatek Microelectronics Corp
Original Assignee
Novatek Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Novatek Microelectronics Corp filed Critical Novatek Microelectronics Corp
Publication of CN109391262A publication Critical patent/CN109391262A/zh
Application granted granted Critical
Publication of CN109391262B publication Critical patent/CN109391262B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0004—Initialisation of the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一种时钟回复装置及方法。该时钟回复装置包括时钟数据回复电路以及快速再锁定电路。时钟数据回复电路响应于输入时钟信号产生输出时钟信号。时钟数据回复电路包括电荷泵及电压控制区块，电荷泵产生控制电压，电压控制区块根据控制电压产生输出时钟信号。快速再锁定电路将比较信号转换为模拟输出电压，比较信号指示输入时钟信号与输出时钟信号的比较结果，其中当电荷泵被禁能时，快速再锁定电路的输出路径导通，模拟输出电压施加至电压控制区块的输入端。

Description

时钟回复装置及方法
技术领域
本发明涉及一种时钟回复装置，且特别涉及一种用于时钟回复装置中的快速再锁定机制。
背景技术
时钟回复电路已广泛使用于显示装置及通信电路中，时钟回复电路的范例可包括延迟锁定回路(Delay Locked Loop，DLL)以及锁相回路(Phase Locked Loop，PLL)。DLL是接收一个输入信号并输出多个具有相位差信号的电子电路，而PLL通常包括一个持续调整的电压控制振荡器以匹配输入时钟信号的频率，包括有DLL或PLL的电路可以操作在低功率睡眠模式以降低功率消耗。然而，由于DLL及PLL需要一定的时间以达到稳定而取得对于输入信号的回路锁定，如此的暂态锁定时间在现代高速电路中可能会占据过大的时间长度。因此，对于包括DLL或PLL的电路在离开睡眠模式时，需要一个快速锁定的机制。
发明内容
本发明在于提供一种时钟回复装置及方法，以达成时钟回复装置中的快速再锁定。
根据本发明的一实施例，提出一种时钟回复装置，时钟回复装置包括时钟数据回复电路以及快速再锁定电路。时钟数据回复电路响应于输入时钟信号产生输出时钟信号。时钟数据回复电路包括电荷泵及电压控制区块，电荷泵产生控制电压，电压控制区块根据控制电压产生输出时钟信号。快速再锁定电路将比较信号转换为模拟输出电压，比较信号指示输入时钟信号与输出时钟信号的比较结果，其中当电荷泵被禁能时，快速再锁定电路的输出路径导通，模拟输出电压施加至电压控制区块的输入端。
根据本发明的一实施例，提出一种时钟回复方法，此方法包括以下步骤。以时钟数据回复电路响应于输入时钟信号产生输出时钟信号，其中时钟数据回复电路包括电荷泵及电压控制区块，电荷泵产生控制电压，电压控制区块根据控制电压产生输出时钟信号；以快速再锁定电路将比较信号转换为模拟输出电压，比较信号指示输入时钟信号与输出时钟信号的比较结果；以及当电荷泵被禁能时，导通快速再锁定电路的输出路径，并施加模拟输出电压至电压控制区块的输入端。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1绘示依据本发明一实施例的时钟回复装置的示意图。
图2绘示依据本发明一实施例的时钟回复装置的示意图。
图3绘示依据本发明一实施例的时钟回复装置的示意图。
图4绘示依据本发明一实施例的时钟回复装置的示意图。
图5绘示依据本发明一实施例的时钟回复装置的示意图。
图6绘示依据本发明一实施例的操作模式与控制信号波形的时序图。
图7绘示依据本发明一实施例的时钟回复方法的流程图。
图8绘示依据本发明一实施例将比较信号转换为模拟输出电压的步骤流程图。
图9绘示依据本发明一实施例的时钟回复方法切换于不同操作模式的流程图。
具体实施方式
时钟回复装置通常包括DLL或PLL，可应用于多种电路，例如网络接收器或是显示驱动器。在显示驱动器的例子中，一个省电的时钟回复装置可以在介于连续图像帧之间的垂直遮没区间(Vertical Blanking Time Interval)切换至睡眠模式。举例而言，在睡眠模式中，源极驱动器内部的DLL可被禁能以节省功率消耗。而若是DLL离开睡眠模式后重新锁定的时间能够被缩短，睡眠模式的时间就能够拉长，也就能够节省更多功率。此外，若是重新锁定的时间够快，DLL也可以在介于连续图像线之间的水平遮没区间(HorizontalBlanking Time Interval)被禁能。重新锁定的时间指的是DLL从睡眠模式苏醒到锁定状态所花的时间。本公开所提出的时钟回复装置所使用的快速再锁定机制将于以下多个实施例作说明。
在一些实施例中，藉由检测输入信号的频率，可对于控制锁定回路的控制电压初始值最佳化，亦即，初始频率与初始控制电压会很接近目标频率与目标控制电压，因此可达到快速锁定。相较于传统技术，此实施例可具有较快的锁定时间，不会受到电路不稳定特性的影响。
在一些实施例中，数字频率检测器的输出可用以控制由数字模拟转换器(Digitalto Analog Converter，DAC)产生的控制电压，数字电路对于制程/电压/温度变异(PVTvariation)的抵抗能力较佳，并且可有效在DLL架构中避免死锁(dead lock)或谐波锁定(harmonic lock)的问题。此外，藉由适当设定起始电压，此实施例可在离开睡眠模式后达到快速再锁定。
图1绘示依据本发明一实施例的时钟回复装置1a的示意图。时钟回复装置1a包括时钟数据回复(clock data recovery，CDR)电路10以及快速再锁定电路20。时钟数据回复电路10响应于输入时钟信号CLKin产生输出时钟信号CLKout。时钟数据回复电路10可包括相位检测器(phase detector，PD)101、电荷泵(charge pump，CP)102、回路滤波器(loopfilter)103及电压控制区块(voltage controlled block)110。相位检测器101可检测输入时钟信号CLKin与输出时钟信号CLKout之间的相位差。回路滤波器103可包括电容。响应于相位检测器101产生的相位领先/落后的检测结果，电荷泵102与回路滤波器103的组合可用以产生控制电压AVC。在此实施例中，电荷泵102可受控于致能控制信号EN而被致能(enable)或禁能(disable)。电压控制区块110可根据控制电压AVC产生输出时钟信号CLKout。在DLL类型的CDR电路中，电压控制区块110可包括电压控制延迟线(voltagecontrolled delay line，VCDL)。在PLL类型的CDR电路中，电压控制区块110可包括电压控制振荡器(voltage controlled oscillator，VCO)。图中所示CDR电路10的架构仅为示例说明，CDR电路10也可使用任何其他适用的架构。
快速再锁定电路20用以将比较信号P1转换为模拟输出电压AVOUT。举例而言，快速再锁定电路20包括用以产生模拟输出电压AVOUT的转换器210。比较信号P1用以指示输入时钟信号CLKin与输出时钟信号CLKout的比较结果。比较信号P1可由CDR电路10所提供，或者可由快速再锁定电路20根据CDR电路10产生的输出信号而产生。在图1所示的实施例中，比较信号P1由相位检测器101提供。当电荷泵102被禁能时，快速再锁定电路20的输出路径220导通，模拟输出电压AVOUT施加至电压控制区块110的输入端。
在一实施例中，电荷泵102可以在睡眠模式中被禁能(关闭)以节省功率消耗。根据如上所述的实施例，因为模拟输出电压AVOUT是根据比较信号P1而产生，在锁定状态时，模拟输出电压AVOUT的电压电平能够接近于控制电压AVC的电压电平。而由于当电荷泵102被禁能时(睡眠模式)，模拟输出电压AVOUT被提供至电压控制区块110，因此在离开睡眠模式后，控制电压AVC的起始电压电平能够接近控制电压AVC于锁定状态的目标电压电平，而能够达到快速锁定的效果。
图7绘示依据本发明一实施例的时钟回复方法的流程图，此流程图提供一种可应用于如图1所示实施例(但不限于图1实施例)的时钟回复方法。此时钟回复方法包括以下步骤。步骤S300：以时钟数据回复电路10响应于输入时钟信号CLKin产生输出时钟信号CLKout。时钟数据回复电路10包括电荷泵102及电压控制区块110，电荷泵102产生控制电压AVC，电压控制区块110根据控制电压AVC产生输出时钟信号CLKout。步骤S302：以快速再锁定电路20将比较信号P1转换为模拟输出电压AVOUT，比较信号P1指示输入时钟信号CLKin与输出时钟信号CLKout的比较结果。步骤S304：当电荷泵102被禁能时，导通快速再锁定电路20的输出路径220，并施加模拟输出电压AVOUT至电压控制区块110的输入端。
值得注意的是，在不同实施例中，比较信号P1可由不同的电路区块所提供。图2绘示依据本发明另一实施例的时钟回复装置1b的示意图，在图2所示的实施例中，时钟数据回复电路10可包括频率检测器(frequency detector，FD)140，频率检测器140可比较输入时钟信号CLKin与输出时钟信号CLKout以产生比较信号P1。图3绘示依据本发明再另一实施例的时钟回复装置1c的示意图，在图3所示的实施例中，快速再锁定电路20可包括频率检测器140，频率检测器140可比较输入时钟信号CLKin与输出时钟信号CLKout以产生比较信号P1。比较信号P1例如可以是极性信号，用以指示输入时钟信号CLKin的频率是高于或低于输出时钟信号CLKout的频率。在更多其他实施例中，任何能够代表输入时钟信号CLKin与输出时钟信号CLKout之间的相位/频率差异的信号，皆可以作为比较信号P1而提供至快速再锁定电路20以产生模拟输出电压AVOUT。
在一些实施例中，图2及图3所示的频率检测器140可使用数字电路实作，数字频率检测器能够有效避免模拟比较器的输入偏移(input offset)以及不匹配(mismatch)的问题。此外，相较于模拟电路，数字频率检测器对于制程/电压/温度变异的抵抗能力较佳。
图4绘示依据本发明另一实施例的时钟回复装置1d的示意图，此实施例亦绘示了快速再锁定电路20的细节结构，可应用于但不仅限于如图1至图3所示的实施例。在此实施例中，快速再锁定电路20包括控制器211、数字模拟转换器(DAC)216、以及开关SW。控制器211用以响应于比较信号P1产生数字码，数字码可具有N位，举例而言，N可以是4到10的正整数，数字码的位元宽度可根据电路的解析度以及速度需求而调整。DAC 216用以将N位的数字码转换为模拟输出电压AVOUT。开关SW耦接于DAC 216与时钟数据回复电路10的电压控制区块110的输入端之间，开关SW用以选择性地导通或断开快速再锁定电路20的输出路径220。
对应的时钟回复方法流程可见图8，图8绘示依据本发明一实施例将比较信号转换为模拟输出电压的步骤(例如图7所示的步骤S302)流程图。步骤S310：以控制器211响应于比较信号P1产生数字码。步骤S312：以DAC 216将数字码转换为模拟输出电压AVOUT。步骤S314：以耦接于DAC 216与时钟数据回复电路10的电压控制区块110的输入端之间的开关SW，选择性地导通或断开快速再锁定电路20的输出路径220。
控制器211可以有多种实现方式，举例而言，控制器211可根据比较信号P1指示上(输入时钟信号CLKin比输出时钟信号CLKout快)或下(输入时钟信号CLKin比输出时钟信号CLKout慢)而设定数字码。在一实施例中，控制器211包括累加器，累加器可根据比较信号P1，逐步的以一个步距(步距例如等于1)增加或减少数字码。在另一实施例中，控制器211包括连续渐近式寄存器控制器(successive approximation register controller，SARC)，SARC以二元搜寻法(binary search)的逻辑设定数字码，举例而言，SARC可以根据比较信号P1，从数字码的最高有效位(most significant bit，MSB)设定到最低有效位(leastsignificant bit，LSB)。
图5绘示依据本发明一实施例的时钟回复装置1e的示意图。在此实例中，快速再锁定电路20包括运算放大器217，运算放大器217耦接至DAC 216的输出，运算放大器217作为缓冲器以提供足够的驱动强度。控制器211包括连续渐近式寄存器控制器(SARC)212以及耦接至SARC 212的计数器213。在此实施例中，SARC 212也可使用累加器取代，计数器213的功能将于之后叙述。
参考如图1到图5所示的实施例，以下说明时钟回复装置的操作模式。时钟回复装置1a-1e可切换操作于开机模式、正常模式、以及睡眠模式。图6绘示依据本发明一实施例的操作模式与控制信号波形的时序图。在一实施例中，时钟回复装置1a-1e在开机模式之后，交替切换于正常模式与睡眠模式之间。
当时钟回复装置1a-1e一开始被启动(开机)之后，即进入开机模式。在开机模式中，电荷泵102被禁能，快速再锁定电路20被致能而操作，且快速再锁定电路20的输出路径220被导通。亦即，电荷泵102在开机模式中并不工作，控制电压AVC直接由模拟输出电压AVOUT提供。如图6所示，在开机模式中，电荷泵102受控于致能控制信号EN而被禁能，如图4所示的开关SW导通(图1当中的输出路径220导通)，控制器211(可包括SARC或累加器)根据比较信号P1设定数字码。举例而言，对于N位的数字码，SARC 212可花费N个时钟周期以完成设定数字码。DAC 216输出模拟输出电压AVOUT，模拟输出电压AVOUT被提供至控制电压AVC，使得输出时钟信号CLKout锁定输入时钟信号CLKin。在开机模式中，时钟数据回复电路10的控制电压AVC是由快速再锁定电路20所提供，快速再锁定电路20成功找出控制电压AVC的标准值，快速再锁定电路20将这个值以数字码(提供至DAC 216)以及模拟输出电压AVOUT的形式存储。
在正常模式中，电荷泵102被致能，且快速再锁定电路20的输出路径220被断开，图4所示的开关SW断开。相位检测器101以及电荷泵102的工作方式即如同在一般正常的DLL或PLL电路，以使得输出时钟信号CLKout锁定输入时钟信号CLKin。在正常模式中，控制电压AVC是与模拟输出电压AVOUT隔绝开来。
在睡眠模式中，电荷泵102被禁能，快速再锁定电路20被禁能而停止操作，且快速再锁定电路20的输出路径220被导通，图4所示的开关SW导通。模拟输出电压AVOUT指示快速再锁定电路20的存储值，且模拟输出电压AVOUT被提供至控制电压AVC，以设定在即将到来的正常模式中控制电压AVC的初始电压电平。由于快速再锁定电路20所存储的值(在开机模式中所取得)是接近于锁定状态中控制电压AVC的目标电压电平，因此从睡眠模式苏醒后可以快速达到再锁定。
图9绘示依据本发明一实施例的时钟回复方法切换于不同操作模式的流程图。步骤S320：在开机模式中禁能电荷泵102并且导通开关SW。步骤S322：在开机模式中以快速再锁定电路20产生模拟输出电压AVOUT。步骤S324：在正常模式中致能电荷泵102并且断开开关SW。步骤S326：在正常模式中，执行正常的DLL锁定操作(或是正常的PLL锁定操作)。步骤S328：在睡眠模式中禁能电荷泵102并且导通开关SW，睡眠模式中模拟输出电压AVOUT施加至控制电压AVC。在一实施例中，步骤S320及步骤S322(开机模式)执行一次，而步骤S324、S326、S328可重复执行多次。
以下提供两个关于快速再锁定电路20于正常模式操作的实施例。在第一个实施例中，在正常模式中快速再锁定电路20被禁能而停止操作，第一个实施例不需使用图5所示的计数器213。在这个实施例中，由控制器211产生的数字码在开机模式之后维持相同。亦即，在开机模式结束后，SARC 212即不再响应于比较信号P1的任何改变，在正常模式及睡眠模式中数字码保持一个定值。举例而言，SARC 212可以实作为具有自动锁定能力，当SARC 212完成从MSB到LSB设定数字码之后，SARC 212将自己禁能。在此实施例中，每次正常模式开始时，控制电压AVC的起始电压电平(已在开机模式中设定)都会相同。如此的硬件设计较为单纯，且功率消耗也会低于以下所提的第二个实施例。
在第二个实施例中，在正常模式中快速再锁定电路20被致能而操作，第二个实施例会使用到图5所示的计数器213。在此实施例中，即使在正常模式中，快速再锁定电路20仍然保持追踪控制电压AVC，因此在进入睡眠模式前，模拟输出电压AVOUT能够追踪而保有最新的控制电压AVC电压值。亦即，模拟输出电压AVOUT记得前一次锁定时控制电压AVC的电压值。因此，在一次正常模式开始时控制电压AVC的起始电压电平，会接近于前一次正常模式结束时控制电压AVC的最终电压电平。第二个实施例相较于第一个实施例的优点为，能够达到更快速的锁定时间。
一般而言，在开机模式结束后，控制电压AVC并不会偏移太多，正常模式中的数字码通常只会微幅修正。请参考图5，在开机模式中数字码可以由SARC 212设定，而在正常模式中数字码可由计数器213微调。举例而言，在正常模式中，当比较信号P1指示为上时，计数器213可对数字码增加1；而当比较信号P1指示为下时，计数器213可对数字码减少1。SARC212也可由累加器取代，亦即控制器211可包括累加器耦接至计数器，其中计数器的操作与上述相同。
根据以上所述的实施例，此公开所提出的时钟回复装置与方法能够于睡眠模式苏醒后达到快速锁定。快速再锁定电路能够在开机模式中适当地设定模拟输出电压，藉由在睡眠模式中提供模拟输出电压至控制电压，睡眠模式中的控制电压能够接近于正常模式中的控制电压，因此能够有效降低锁定时间。由于快速再锁定的缘故，睡眠模式的时间能够延长，也因此能有更好的省电效果。此外，可以使用数字频率检测器以产生比较信号，数字频率检测器能够避免模拟比较器的输入偏移与不匹配问题，且对于制程/电压/温度变异的抵抗能力较佳。此公开所提出的时钟回复装置与方法能够应用于DLL电路以及PLL电路，因此具有广泛的应用空间。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，本领域技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (23)

1.一种时钟回复装置，其特征在于，该时钟回复装置包括：
时钟数据回复电路，响应于输入时钟信号产生输出时钟信号，其中该时钟数据回复电路包括电荷泵及电压控制区块，该电荷泵产生控制电压，该电压控制区块根据该控制电压产生该输出时钟信号；以及
快速再锁定电路，将比较信号转换为模拟输出电压，该比较信号指示该输入时钟信号与该输出时钟信号的比较结果，其中当该电荷泵被禁能时，该快速再锁定电路的输出路径导通，该模拟输出电压施加至该电压控制区块的输入端。
2.如权利要求1所述的时钟回复装置，其中该时钟数据回复电路还包括频率/相位检测器，用以比较该输入时钟信号与该输出时钟时号以产生该比较信号。
3.如权利要求1所述的时钟回复装置，其中该快速再锁定电路还包括频率/相位检测器，用以比较该输入时钟信号与该输出时钟时号以产生该比较信号。
4.如权利要求1所述的时钟回复装置，其中该快速再锁定电路还包括：
控制器，用以响应于该比较信号产生数字码；
数字模拟转换器，用以将该数字码转换为该模拟输出电压；以及
开关，耦接于该数字模拟转换器与该时钟数据回复电路的该电压控制区块的该输入端之间，该开关用以选择性地导通或断开该快速再锁定电路的该输出路径。
5.如权利要求4所述的时钟回复装置，其中该控制器包括连续渐近式寄存器控制器。
6.如权利要求5所述的时钟回复装置，其中该控制器还包括计数器，该计数器耦接至该连续渐近式寄存器控制器。
7.如权利要求4所述的时钟回复装置，其中该控制器包括累加器。
8.如权利要求7所述的时钟回复装置，其中该控制器还包括计数器，该计数器耦接至该累加器。
9.如权利要求1所述的时钟回复装置，其中在开机模式中，该电荷泵被禁能，该快速再锁定电路被致能而操作，且该快速再锁定电路的该输出路径被导通。
10.如权利要求1所述的时钟回复装置，其中在正常模式中，该电荷泵被致能，且该快速再锁定电路的该输出路径被断开。
11.如权利要求10所述的时钟回复装置，其中在该正常模式中，该快速再锁定电路被禁能而停止操作。
12.如权利要求10所述的时钟回复装置，其中在该正常模式中，该快速再锁定电路被致能而操作。
13.如权利要求1所述的时钟回复装置，其中在睡眠模式中，该电荷泵被禁能，该快速再锁定电路被禁能而停止操作，且该快速再锁定电路的该输出路径被导通。
14.如权利要求1所述的时钟回复装置，其中该电压控制区块包括电压控制延迟线。
15.如权利要求1所述的时钟回复装置，其中该电压控制区块包括电压控制振荡器。
16.一种时钟回复方法，其特征在于，该时钟回复方法包括：
以时钟数据回复电路响应于输入时钟信号产生输出时钟信号，其中该时钟数据回复电路包括一电荷泵及一电压控制区块，该电荷泵产生控制电压，该电压控制区块根据该控制电压产生该输出时钟信号；
以快速再锁定电路将比较信号转换为模拟输出电压，该比较信号指示该输入时钟信号与该输出时钟信号的一比较结果；以及
当该电荷泵被禁能时，导通该快速再锁定电路的输出路径，并施加该模拟输出电压至该电压控制区块的输入端。
17.如权利要求16所述的时钟回复方法，还包括：
以频率/相位检测器比较该输入时钟信号与该输出时钟时号以产生该比较信号。
18.如权利要求16所述的时钟回复方法，其中将该比较信号转换为该模拟输出电压的步骤包括：
响应于该比较信号产生数字码；
以数字模拟转换器将该数字码转换为该模拟输出电压；以及
以开关选择性地导通或断开该快速再锁定电路的该输出路径，该开关耦接于该数字模拟转换器与该时钟数据回复电路的该电压控制区块的该输入端之间。
19.如权利要求16所述的时钟回复方法，其中在开机模式中，该电荷泵被禁能，该快速再锁定电路被致能而操作，且该快速再锁定电路的该输出路径被导通。
20.如权利要求16所述的时钟回复方法，其中在正常模式中，该电荷泵被致能，且该快速再锁定电路的该输出路径被断开。
21.如权利要求20所述的时钟回复方法，其中在该正常模式中，该快速再锁定电路被禁能而停止操作。
22.如权利要求20所述的时钟回复方法，其中在该正常模式中，该快速再锁定电路被致能而操作。
23.如权利要求16所述的时钟回复方法，其中在睡眠模式中，该电荷泵被禁能，该快速再锁定电路被禁能而停止操作，且该快速再锁定电路的该输出路径被导通。
CN201711001366.0A 2017-08-03 2017-10-24 时钟恢复装置及方法 Active CN109391262B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/667,716 US10044357B1 (en) 2017-08-03 2017-08-03 Clock recovery device and method
US15/667,716 2017-08-03

Publications (2)

Publication Number Publication Date
CN109391262A true CN109391262A (zh) 2019-02-26
CN109391262B CN109391262B (zh) 2022-09-13

Family

ID=63014021

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711001366.0A Active CN109391262B (zh) 2017-08-03 2017-10-24 时钟恢复装置及方法

Country Status (2)

Country Link
US (1) US10044357B1 (zh)
CN (1) CN109391262B (zh)

Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670913A (en) * 1995-03-31 1997-09-23 Alcatel N.V. Phase locked loop circuit with false locking detector and a lock acquisition sweep
US5903195A (en) * 1998-01-30 1999-05-11 International Business Machines Corporation Automatically ranging phase locked loop circuit for microprocessor clock generation
US6842057B1 (en) * 2003-08-11 2005-01-11 Sun Microsystems, Inc. Analog state recovery technique for DLL design
US20050134339A1 (en) * 2003-01-17 2005-06-23 Xilinx, Inc. Method and apparatus for data density-independent phase adjustment in a clock and data recovery system
WO2006006893A1 (en) * 2004-07-02 2006-01-19 Igor Anatolievich Abrosimov Clock and data recovery circuit
US20060104399A1 (en) * 2004-11-16 2006-05-18 Sang-Jin Byun Clock and data recovery apparatus
US20060170471A1 (en) * 2005-02-03 2006-08-03 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
CN1815891A (zh) * 2005-02-03 2006-08-09 联发科技股份有限公司 产生输出时钟以锁住模拟输入信号的时钟回复电路及方法
US7576578B2 (en) * 2005-02-07 2009-08-18 Niigata Seimitsu Co., Ltd. Frequency synthesizer and charge pump circuit used for the same
US20100034330A1 (en) * 2008-08-11 2010-02-11 Meng-Chih Weng Clock generating device and method thereof
US7663417B2 (en) * 2007-01-12 2010-02-16 Texas Instruments Deutschland Gmbh Phase-locked loop circuit
US7970254B2 (en) * 2006-03-14 2011-06-28 Sanyo Electric Co., Ltd. PLL control circuit of optical disc apparatus, and recording medium having recorded thereon program for controlling the optical disc apparatus
US8018259B2 (en) * 2010-01-28 2011-09-13 Freescale Semiconductor, Inc. Phase-locked loop having a feedback clock detector circuit and method therefor
CN102655402A (zh) * 2011-03-01 2012-09-05 瑞昱半导体股份有限公司 收发装置、其压控振荡装置与其控制方法
US20140064423A1 (en) * 2012-08-30 2014-03-06 Realtek Semiconductor Corp. Clock and data recovery circuit selectively configured to operate in one of a plurality of stages and related method thereof
US8674771B2 (en) * 2008-01-29 2014-03-18 Broadcom Corporation Fixed bandwidth LO-GEN
CN103780251A (zh) * 2012-10-23 2014-05-07 联咏科技股份有限公司 用于选择频段的控制方法及相关的时钟数据恢复装置
US8860482B1 (en) * 2013-06-14 2014-10-14 Altera Corporation Techniques for adjusting gears of an oscillator
CN105450223A (zh) * 2014-08-27 2016-03-30 联咏科技股份有限公司 时钟数据回复装置
US20160352504A1 (en) * 2015-05-28 2016-12-01 Realtek Semiconductor Corp. Burst mode clock data recovery device and method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327174B2 (en) 2006-03-14 2008-02-05 Intel Corporation Fast locking mechanism for delay lock loops and phase lock loops
JP5006417B2 (ja) * 2010-01-28 2012-08-22 日本電波工業株式会社 Ｐｌｌ発振回路
US8811555B2 (en) * 2010-02-04 2014-08-19 Altera Corporation Clock and data recovery circuitry with auto-speed negotiation and other possible features
US8134393B1 (en) 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
DE102014104758B4 (de) * 2013-04-12 2019-12-05 Synopsys, Inc. Phasenregelkreis und Verfahren zum Betreiben eines Phasenregelkreises
US9030241B2 (en) * 2013-04-30 2015-05-12 Micrel, Inc. PLL frequency synthesizer with multi-curve VCO implementing closed loop curve searching
US8872556B1 (en) * 2013-04-30 2014-10-28 Micrel, Inc. PLL frequency synthesizer with multi-curve VCO implementing closed loop curve searching using charge pump current modulation

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670913A (en) * 1995-03-31 1997-09-23 Alcatel N.V. Phase locked loop circuit with false locking detector and a lock acquisition sweep
US5903195A (en) * 1998-01-30 1999-05-11 International Business Machines Corporation Automatically ranging phase locked loop circuit for microprocessor clock generation
US20050134339A1 (en) * 2003-01-17 2005-06-23 Xilinx, Inc. Method and apparatus for data density-independent phase adjustment in a clock and data recovery system
US6842057B1 (en) * 2003-08-11 2005-01-11 Sun Microsystems, Inc. Analog state recovery technique for DLL design
WO2006006893A1 (en) * 2004-07-02 2006-01-19 Igor Anatolievich Abrosimov Clock and data recovery circuit
US20060104399A1 (en) * 2004-11-16 2006-05-18 Sang-Jin Byun Clock and data recovery apparatus
US20060170471A1 (en) * 2005-02-03 2006-08-03 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
CN1815891A (zh) * 2005-02-03 2006-08-09 联发科技股份有限公司 产生输出时钟以锁住模拟输入信号的时钟回复电路及方法
US7532050B2 (en) * 2005-02-03 2009-05-12 Mosaid Technologies, Inc. Delay locked loop circuit and method
US7576578B2 (en) * 2005-02-07 2009-08-18 Niigata Seimitsu Co., Ltd. Frequency synthesizer and charge pump circuit used for the same
US7970254B2 (en) * 2006-03-14 2011-06-28 Sanyo Electric Co., Ltd. PLL control circuit of optical disc apparatus, and recording medium having recorded thereon program for controlling the optical disc apparatus
US7663417B2 (en) * 2007-01-12 2010-02-16 Texas Instruments Deutschland Gmbh Phase-locked loop circuit
US8674771B2 (en) * 2008-01-29 2014-03-18 Broadcom Corporation Fixed bandwidth LO-GEN
US20100034330A1 (en) * 2008-08-11 2010-02-11 Meng-Chih Weng Clock generating device and method thereof
US8018259B2 (en) * 2010-01-28 2011-09-13 Freescale Semiconductor, Inc. Phase-locked loop having a feedback clock detector circuit and method therefor
CN102655402A (zh) * 2011-03-01 2012-09-05 瑞昱半导体股份有限公司 收发装置、其压控振荡装置与其控制方法
US20140064423A1 (en) * 2012-08-30 2014-03-06 Realtek Semiconductor Corp. Clock and data recovery circuit selectively configured to operate in one of a plurality of stages and related method thereof
CN103780251A (zh) * 2012-10-23 2014-05-07 联咏科技股份有限公司 用于选择频段的控制方法及相关的时钟数据恢复装置
US8860482B1 (en) * 2013-06-14 2014-10-14 Altera Corporation Techniques for adjusting gears of an oscillator
CN105450223A (zh) * 2014-08-27 2016-03-30 联咏科技股份有限公司 时钟数据回复装置
US20160352504A1 (en) * 2015-05-28 2016-12-01 Realtek Semiconductor Corp. Burst mode clock data recovery device and method thereof

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
CHIH-LIN CHEN等: ""A fast-locking clock and data recovery circuit with a lock detector loop"", 《2011 INTERNATIONAL SYMPOSIUM ON INTEGRATED CIRCUITS》 *
唐龙飞等: ""一种1394b PHY快速锁定时钟恢复电路的设计"", 《计算机技术与发展》 *
杨丽燕等: ""2.488 Gbit/s时钟数据恢复电路的设计"", 《半导体技术》 *

Also Published As

Publication number Publication date
CN109391262B (zh) 2022-09-13
US10044357B1 (en) 2018-08-07

Similar Documents

Publication Publication Date Title
US8222933B2 (en) Low power digital phase lock loop circuit
JP3232351B2 (ja) デジタル回路装置
US9608649B2 (en) Analog phase-locked loop with enhanced acquisition
US9190909B2 (en) Control device for multiphase interleaved DC-DC converter and control method thereof
US8350631B1 (en) Relaxation oscillator with low power consumption
US6259328B1 (en) Method and system for managing reference signals for network clock synchronization
US8373460B2 (en) Dual loop phase locked loop with low voltage-controlled oscillator gain
CN101171751B (zh) 用于根据回路频率控制延迟或锁相回路的设备和方法
KR20100022125A (ko) 지연 락 루프 초기화 회로
US8067967B2 (en) Phase delay line
US7323942B2 (en) Dual loop PLL, and multiplication clock generator using dual loop PLL
US8253458B2 (en) Digital phase locked loop with reduced switching noise
US6614865B1 (en) Phase-shift-resistant, frequency variable clock generator
CN210899136U (zh) 一种锁相环电路、芯片、电路板以及电子设备
JP2011139436A (ja) 位相同期ループのジッタ検出方法及び装置
US8354866B2 (en) PLL start-up circuit
WO2010047005A1 (ja) デジタルｐｌｌ回路及び通信装置
JP2010021686A (ja) デジタル位相検出器及びデジタル位相同期回路
JPH09321617A (ja) Ｐｌｌ周波数シンセサイザ
CN109391262A (zh) 时钟回复装置及方法
KR101035581B1 (ko) 다중 위상 클럭 출력용 지연동기루프
JP2013005050A (ja) クロック生成装置および電子機器
CN111371523B (zh) 一种时钟信号处理装置和方法
CN103825611A (zh) 频率校正电路及方法
US7310401B2 (en) Programmable frequency detector for use with a phase-locked loop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant