CN109379071A - 一种模拟开关电路 - Google Patents

Abstract

本发明提供一种模拟开关电路，包括：开关管、控制电路、第一下拉电路以及电荷泵电路；当使能信号为关断时，第一下拉电路的第二端电位为地电平，控制电路的输出端电位为地电平与模拟开关的输入端接收信号的电压值之间较低的值，将电荷泵电路的第一输出端电位下拉为较低的值，使开关管关断；当使能信号为导通时，控制电路的输出端电位等于模拟开关电路的输入端接收信号的电压值，电荷泵电路正常工作且第一输出端电位等于模拟开关的输入端接收信号的电压值及预设电压之和，使开关管导通。本发明无需齐纳二极管即可实现对于负电压信号的传导，避免了现有技术中工艺要求高的问题。

Description

一种模拟开关电路

技术领域

本发明涉及电力电子技术领域，特别涉及一种模拟开关电路。

背景技术

模拟开关用于将输入端接收的信号传导到输出端，一般情况下其主要用于传导正电压信号，但是在某些应用场景，比如音频应用场景，需要模拟开关支持负电压信号的输入。

图1所示为一种支持负电压信号输入的模拟开关电路结构，其中M1是模拟开关管。其具体原理是：升压电路产生高电压，电流源I用以偏置齐纳二极管Z；当模拟开关处于打开状态时，由于齐纳二极管Z的击穿稳压作用，把模拟开关管M1的栅极G与源极S之间的压差稳定在齐纳二极管Z的稳压值，从而打开模拟开关，把输入端VIN接收的信号传导到输出端VOUT。

图1所示电路虽然可以实现负电压信号的传导，但是，基于设计成本以及工艺方面的考虑，齐纳二极管并不是一定可以配备的设计元件，也即，现有的模拟开关设计对工艺方面的要求过高。

发明内容

本发明提供一种模拟开关电路，以解决现有技术中工艺要求高的问题。

为实现上述目的，本申请提供的技术方案如下：

一种模拟开关电路，包括：开关管、控制电路、第一下拉电路以及电荷泵电路；其中：

所述电荷泵电路的控制端，和，所述第一下拉电路的控制端，均接收使能信号；

所述第一下拉电路的第二端接地；

所述第一下拉电路的第一端，所述控制电路的第一输入端，以及，所述开关管的第一端，均与所述模拟开关电路的输出端相连；

所述控制电路的第二输入端，和，所述开关管的第二端，均与所述模拟开关电路的输入端相连；

所述控制电路的输出端，和，所述开关管的第三端，均与所述电荷泵电路的输入端相连；

所述电荷泵电路的第一输出端与所述控制电路的控制端以及所述开关管的控制端相连；

所述开关管为控制端电位高于第二端电位时导通的开关管；

当所述使能信号为关断时，所述第一下拉电路的第二端电位为地电平，所述控制电路的输出端电位为地电平与所述模拟开关的输入端接收信号的电压值之间较低的值，将所述电荷泵电路的第一输出端电位下拉为所述较低的值，使所述开关管关断；

当所述使能信号为导通时，所述控制电路的输出端电位等于所述模拟开关电路的输入端接收信号的电压值，所述电荷泵电路正常工作且第一输出端电位等于所述模拟开关的输入端接收信号的电压值及预设电压之和，使所述开关管导通。

可选的，所述开关管为第一NMOS晶体管；

所述第一NMOS晶体管的栅极为所述开关管的控制端；

所述第一NMOS晶体管的漏极为所述开关管的第一端；

所述第一NMOS晶体管的源极为所述开关管的第二端；

所述第一NMOS晶体管的衬底为所述开关管的第三端。

可选的，所述第一下拉电路包括：第二NMOS晶体管；

所述第二NMOS晶体管的栅极为所述第一下拉电路的控制端；

所述第二NMOS晶体管的漏极为所述第一下拉电路的第一端；

所述第二NMOS晶体管的源极为所述第一下拉电路的第二端；

所述第二NMOS晶体管的衬底与所述电荷泵电路的第二输出端相连。

可选的，所述控制电路包括：第一低电压选择电路和连接电路；其中：

所述连接电路的控制端为所述控制电路的控制端；

所述第一低电压选择电路的第一输入端与所述连接电路的第一输入端相连，连接点为所述控制电路的第一输入端；

所述第一低电压选择电路的第二输入端与所述连接电路的第二输入端相连，连接点为所述控制电路的第二输入端；

所述第一低电压选择电路的输出端与所述连接电路的第三端相连，连接点为所述控制电路的输出端。

可选的，所述连接电路包括：第三NMOS晶体管和第四NMOS晶体管；

所述第三NMOS晶体管的漏极为所述连接电路的第二输入端；

所述第四NMOS晶体管的漏极为所述连接电路的第一输入端；

所述第三NMOS晶体管的源极和衬底，以及，所述第四NMOS晶体管的源极和衬底，均相连且连接点为所述连接电路的第三端；

所述第三NMOS晶体管的栅极与所述第四NMOS晶体管的栅极相连，连接点为所述连接电路的控制端。

可选的，所述第一低电压选择电路包括：第五NMOS晶体管和第六NMOS晶体管；

所述第五NMOS晶体管的漏极与所述第六NMOS晶体管的栅极相连，连接点为所述第一低电压选择电路的第二输入端；

所述第五NMOS晶体管的栅极与所述第六NMOS晶体管的漏极相连，连接点为所述第一低电压选择电路的第一输入端；

所述第五NMOS晶体管的源极和衬底，以及，所述第六NMOS晶体管的源极和衬底，均相连且连接点为所述第一低电压选择电路的输出端。

可选的，所述电荷泵电路包括：生成电路、第二低电压选择电路及第二下拉电路；其中：

所述生成电路的输入端与所述第二低电压选择电路的第一输入端相连，连接点为所述电荷泵电路的输入端；

所述生成电路的输出端和所述第二下拉电路的第一端相连，连接点为所述电荷泵电路的第一输出端；

所述生成电路的两个电源端分别接两个反相时钟，且两个反相时钟的驱动电压为所述预设电压；

所述第二低电压选择电路的第二输入端接地；

所述第二低电压选择电路的输出端与所述第二下拉电路的第二端相连；

所述第二下拉电路的控制端为所述电荷泵电路的控制端。

可选的，所述生成电路包括：第七NMOS晶体管、第八NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管以及容值相同的第一电容和第二电容；

所述第七NMOS晶体管的源极和衬底，以及，所述第八NMOS晶体管的源极和衬底，均相连且连接点为所述生成电路的输入端；

所述第七NMOS晶体管的漏极、所述第八NMOS晶体管的栅极、所述第一电容的一端、所述第一PMOS晶体管的源极以及所述第二PMOS晶体管的栅极相连，连接点为第一充电点；

所述第八NMOS晶体管的漏极、所述第七NMOS晶体管的栅极、所述第二电容的一端、所述第二PMOS晶体管的源极以及所述第一PMOS晶体管的栅极相连，连接点为第二充电点；

所述第一电容的另一端接一个反相时钟，所述第二电容的另一端接另一个反相时钟；

所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的漏极相连，连接点为所述生成电路的输出端。

可选的，所述第七NMOS晶体管和所述第八NMOS晶体管均为带DNW隔离的NMOS晶体管。

可选的，所述第二下拉电路包括：第十一NMOS晶体管、第十二NMOS晶体管及第十三NMOS晶体管；

所述第十一NMOS晶体管的漏极与所述第一充电点相连；

所述第十二NMOS晶体管的漏极与所述第二充电点相连；

所述第十三NMOS晶体管的漏极为所述第二下拉电路的第一端；

所述第十一NMOS晶体管的源极和衬底、所述第十二NMOS晶体管的源极和衬底及所述第十三NMOS晶体管的源极和衬底均相连，连接点为所述第二下拉电路的第二端；

所述第十一NMOS晶体管的栅极、所述第十二NMOS晶体管的栅极及所述第十三NMOS晶体管的栅极相连，连接点为所述第二下拉电路的控制端。

可选的，所述电荷泵电路还包括：高电压选择电路；

所述高电压选择电路的第一输入端与所述生成电路的输出端相连；

所述高电压选择电路的第二输入端接地；

所述高电压选择电路的输出端与所述第一PMOS晶体管的衬底以及所述第二PMOS晶体管的衬底相连。

可选的，所述高电压选择包括：第三PMOS晶体管和第四PMOS晶体管；

所述第三PMOS晶体管的漏极与所述第四PMOS晶体管的栅极相连，连接点为所述高电压选择电路的第一输入端；

所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的漏极相连，连接点为所述高电压选择电路的第二输入端；

所述第三PMOS晶体管的源极和衬底，以及，所述第四PMOS晶体管的源极和衬底，均相连且连接点为所述高电压选择电路的输出端。

可选的，所述第二低电压选择电路包括：第九NMOS晶体管和第十NMOS晶体管；

所述第九NMOS晶体管的漏极与所述第十NMOS晶体管的栅极相连，连接点为所述第二低电压选择电路的第一输入端；

所述第九NMOS晶体管的栅极与所述第十NMOS晶体管的漏极相连，连接点为所述第二低电压选择电路的第二输入端；

所述第九NMOS晶体管的源极和衬底，以及，所述第十NMOS晶体管的源极和衬底，均相连且连接点为所述第二低电压选择电路的输出端。

本发明提供的模拟开关电路，当所述使能信号为导通时，所述控制电路的输出端电位等于所述模拟开关电路的输入端的输入电压，使所述电荷泵电路能够正常工作，且所述电荷泵电路在正常工作时其第一输出端电位等于所述模拟开关电路的输入端的输入电压及预设电压之和；又由于所述电荷泵电路的第一输出端与开关管的控制端相连，且开关管的第二端与所述模拟开关的输入端相连，因此，所述使能信号为导通时，开关管的控制端电位高于第二端电位，所述开关管导通，能够实现信号传导功能。并且，由于开关管的控制端电位等于第二端电位与预设电压之和，因此，即便所述模拟开关电路的输入端的输入电压为负电压，通过对所述预设电压的设置，也能够确保开关管的控制端电位高于第二端电位，即开关管能够导通进而实现信号传导。本发明提供的该模拟开关电路，无需齐纳二极管即可实现对于负电压信号的传导，避免了现有技术中工艺要求高的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术内的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述内的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的一种模拟开关电路的示意图；

图2是本发明实施例公开的一种模拟开关电路的示意图；

图3是本发明另一实施例公开的一种模拟开关电路的示意图；

图4是本发明另一实施例公开的一种模拟开关电路的示意图；

图5是本发明另一实施例公开的一种模拟开关电路的示意图；

图6是本发明实施例公开的一种模拟开关电路中的电荷泵电路的示意图；

图7是本发明实施例公开的一种模拟开关电路中的电荷泵电路简化后的示意图；

图8是本发明另一实施例公开的一种模拟开关电路中的电荷泵电路的示意图；

图9是本发明另一实施例公开的一种模拟开关电路中的电荷泵电路的示意图；

图10是本发明另一实施例公开的一种模拟开关电路中的电荷泵电路的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本发明提供一种模拟开关电路，以解决现有技术中工艺要求高的问题。

请参见图2，该模拟开关电路包括：开关管Q、控制电路100、第一下拉电路300以及电荷泵电路200；其中：

电荷泵电路200的控制端，和，第一下拉电路300的控制端，均接收使能信号PD；第一下拉电路300的第二端接地。

第一下拉电路300的第一端，控制电路100的第一输入端，以及，开关管Q的第一端，均与模拟开关电路的输出端相连。

控制电路100的第二输入端，和，开关管Q的第二端，均与模拟开关电路的输入端相连。

控制电路100的输出端，和，开关管Q的第三端，均与电荷泵电路200的输入端相连；电荷泵电路200的第一输出端与控制电路100的控制端以及开关管Q的控制端相连。

需要说明的是，开关管Q为控制端电位高于第二端电位时导通的开关管。

还需要说明的是，当使能信号PD是关断时，控制电路100，以其第一输入端接收到的信号与第二输入端接收到的信号之间电位较低的信号，作为其输出端的信号PW；当使能信号PD是导通时，控制电路100输出端的信号PW的电位等于所述模拟开关电路的输入端的输入信号的电位。

具体的工作原理为：

当使能信号PD为关断时，第一下拉电路300的控制端接收到的信号PD的电位为高电平，第一下拉电路300的第二端的电位为地电平GND；因为第一下拉电路300的控制端的电位大于第一下拉电路300的第二端的电位，所以第一下拉电路300导通，将所述模拟开关电路的输出端电位下拉到地电平GND。

因为使能信号PD为关断时，控制电路100的输出端的信号PW的电位为所述模拟开关电路的输入端的输入电压VIN和地电平GND之间的较低值，即PW＝min(VIN，GND)，所以电荷泵电路200的第一输出端的信号G的电位被下拉到所述模拟开关电路的输入端的输入电压VIN和地电平GND之间的较低值，即G＝min(VIN，GND)；无论所述模拟开关电路的输入端的输入电压VIN是正电压，还是负电压，所述开关管Q都会被关断，进而使所述模拟开关电路被完全关断。

当使能信号PD为导通时，控制电路100的输出端的信号PW的电位等于所述模拟开关电路的输出端的输入电压VIN，即PW＝VIN，电荷泵电路200正常工作，并且电荷泵电路200的第一输出端的信号G的电位等于控制电路100的输出端的信号PW的电位与预设电压VDD之和，即G＝PW+VDD，所以电荷泵电路200的第一输出端的信号G的电位等于所述模拟开关电路的输入端的输入电压VIN与预设电压VDD之和，即G＝VIN+VDD。

因为开关管Q的控制端接收的信号G的电位等于电荷泵电路200的第一输出端的信号G的电位，因此G＝VIN+VDD时，开关管Q的控制端的电位也等于所述模拟开关电路的输入端的输入电压VIN和预设电压VDD之和，所以开关管Q导通，可以传导信号。

本发明提供的模拟开关电路，当使能信号PD为导通时，控制电路100的输出端电位等于所述模拟开关电路的输入端的输入电压VIN，使电荷泵电路200能够正常工作，且电荷泵电路200在正常工作时其第一输出端电位等于所述模拟开关电路的输入端的输入电压VIN及预设电压VDD之和；又由于电荷泵电路200的第一输出端与开关管Q的控制端相连，且开关管Q的第二端与模拟开关的输入端相连，因此，使能信号PD为导通时，开关管Q的控制端电位高于第二端电位，开关管Q导通，能够实现信号传导功能。并且，由于开关管Q的控制端电位等于第二端电位与预设电压VDD之和，因此，即便所述模拟开关电路的输入端的输入电压VIN为负电压，通过对预设电压VDD的设置，也能够确保开关管Q的控制端电位高于第二端电位，即开关管Q能够导通进而实现信号传导。本发明提供的该模拟开关电路，无需齐纳二极管即可实现对于负电压信号的传导，避免了现有技术中工艺要求高的问题。

可选的，如图3，在本发明的另一实施例中，开关管Q的一种实施方式包括：第一NMOS晶体管M1；其中：

第一NMOS晶体管M1的栅极为开关管Q的控制端；第一NMOS晶体管M1的漏极D为开关管Q的第一端；第一NMOS晶体管M1的源极S为开关管Q的第二端；第一NMOS晶体管M1的衬底为开关管Q的第三端。

当第一NMOS晶体管M1的栅极接收到的信号的电位大于第一NMOS晶体管M1的源极S接收到的电位，则第一NMOS管M1导通。

可选的，如图3，第一下拉电路300的一种实施方式包括：第二NMOS晶体管M2；其中：

第二NMOS晶体管M2的栅极为第一下拉电路300的控制端；第二NMOS晶体管M2的漏极为第一下拉电路300的第一端；第二NMOS晶体管M2的源极为第一下拉电路300的第二端；第二NMOS晶体管M2的衬底与电荷泵电路200的第二输出端相连。

当第二NMOS晶体管M2的栅极接收到的信号的电位大于第二NMOS晶体管M2的源极接收到的电位，则第二NMOS管M2导通。

其余结构及原理与上述实施例相同，此处不再一一赘述。

可选的，如图4，在本发明的另一实施例中，控制电路100的一种实施方式包括：第一低电压选择电路101和连接电路102；其中：

连接电路102的控制端为控制电路100的控制端。

第一低电压选择电路101的第一输入端与连接电路102的第一输入端相连，连接点为控制电路100的第一输入端；第一低电压选择电路101的第二输入端与连接电路102的第二输入端相连，连接点为控制电路100的第二输入端。

第一低电压选择电路101的输出端与连接电路102的第三端相连，连接点为控制电路100的输出端。

需要说明的是，第一低压选择电路101在起作用时，其具体作用是：将其第一输入端接收到的信号与其第二输入端接收到的信号之间电位低的信号，作为其输出端的信号。

具体的工作原理为：

当使能信号PD为关断时，所述模拟开关电路的输出端的电位被第二NMOS晶体管下拉为地电平GND，此时，控制电路100的第一输入端的电位，以及，第一低压选择电路101的第一输入端的电位，也为地电平GND。

因为第一低压选择电路101的第一输入端的电位为地电平GND，低压选择电路101的第二输入端的电位为所述模拟开关电路的输入端的输入电压VIN，所以第一低压选择电路101选择所述模拟开关电路的输入端的输入电压VIN与地电平GND之间电位低的信号作为，第一低压选择电路101的输出端的信号PW，即PW＝min(VIN，GND)。

当使能信号PD为导通时，第一NMOS晶体管M1的衬底电位PW＝VIN+1/2Vds，由于模拟开关导通阻抗很小，因此第一NMOS晶体管M1的源漏极之间压差Vds很小，使得当所述模拟开关电路的输入端的输入电压VIN为正电压时，第一NMOS晶体管M1的衬底电位PW略大于所述模拟开关电路的输入端的输入电压VIN；而当所述模拟开关电路的输入端的输入电压VIN为负电压时，第一NMOS晶体管M1的衬底电位PW略小于所述模拟开关电路的输入端的输入电压VIN。由于第一NMOS晶体管M1的源漏极之间压差Vds很小，可以忽略不计，因此在电路驱动过程中可以看做其衬底电压PW近似等于该模拟开关电路的输入端的输入电压VIN。此时，电荷泵电路200正常工作，则第一NMOS晶体管M1的控制端电位，以及，连接电路102的控制端接收到的信号G，均等于所述模拟开关电路的输入端的输入电压VIN与预设电压VDD之和，即G＝VIN+VDD。

其余结构及原理与上述实施例相同，此处不再一一赘述。

可选的，如图5，在本发明的另一实施例中，连接电路102的一种实施方式包括：第三NMOS晶体管M3和第四NMOS晶体管M4；其中：

第三NMOS晶体管M3的漏极为连接电路102的第二输入端；

第四NMOS晶体管M4的漏极为连接电路102的第一输入端；

第三NMOS晶体管M3的源极和衬底，以及，第四NMOS晶体管M4的源极和衬底，均相连且连接点为连接电路102的第三端；

第三NMOS晶体管M3的栅极与第四NMOS晶体管M4的栅极相连，连接点为连接电路102的控制端。

具体的工作原理为：

电荷泵电路200正常工作，则第一NMOS晶体管M1、第三NMOS晶体管M3及第四NMOS晶体管M4的栅极接收到的信号G等于所述模拟开关电路的输入端的输入电压VIN与预设电压VDD之和，即G＝VIN+VDD；而第一NMOS晶体管M1的源极和第三NMOS晶体管M3的漏极的电位均为所述模拟开关电路的输入端的输入电压VIN，所以第一NMOS晶体管M1和第三NMOS晶体管M3导通。

并且，第一NMOS晶体管M1导通后，所述模拟开关电路的输入端的电位与输出端的电位相同，则第四NMOS晶体管M4的漏极的电位为所述模拟开关电路的输入端的输入电压VIN，而第四开关NMOS晶体管M4的栅极接收到的信号G等于所述模拟开关电路的输入端的输入电压VIN与预设电压VDD之和，即G＝VIN+VDD，所以第四NMOS晶体管M4导通。

综上可以得到，电荷泵电路200正常工作时，第一NMOS晶体管M1、第三NMOS晶体管M3及第四NMOS晶体管M4均导通，第一NMOS晶体管M1的源极、漏极以及衬底的电位相同。

其余结构及原理与上述实施例相同，此处不再一一赘述。

可选的，如图5，在本发明的另一实施例中，第一低压选择电路101的一种实施方式包括：第五NMOS晶体管M5和第六NMOS晶体管M6；其中：

第五NMOS晶体管M5的漏极与第六NMOS晶体管M6的栅极相连，连接点为第一低电压选择电路101的第二输入端。

第五NMOS晶体管M5的栅极与第六NMOS晶体管M6的漏极相连，连接点为第一低电压选择电路101的第一输入端。

第五NMOS晶体管M5的源极和衬底，以及，第六NMOS晶体管M6的源极和衬底，均相连且连接点为第一低电压选择电路101的输出端。

具体的工作原理为:

当第一低压选择电路101的第一输入端的电位小于第一低压选择电路101的第二输入端的电位时，因为第六NMOS晶体管M6的栅极的电位为第一低压选择电路101的第二输入端的电位，并且第六NMOS晶体管M6的漏极的电位为第一低压选择电路101的第一输入端的电位，所以第六NMOS晶体管M6的栅极的电位大于第六NMOS晶体管M6的漏极的电位，所以第六NMOS晶体管M6导通；因为第五NMOS晶体管M5的栅极的电位为第一低压选择电路101的第一输入端的电位，并且第五NMOS晶体管M5的漏极的电位为第一低压选择电路101的第二输入端的电位，所以第五NMOS晶体管M5的栅极的电位小于第五NMOS晶体管M5的漏极的电位，所以第五NMOS晶体管M5关断。

因为第五NMOS晶体管M5关断，而第六NMOS晶体管M6导通，所以第一低压选择电路101的输出端的信号PW的电位为第一电压选择电路101的第一输入端的电位。

当第一低压选择电路101的第一输入端的电位大于第一低压选择电路101的第二输入端的电位时，因为第六NMOS晶体管M6的栅极的电位为第一低压选择电路101的第二输入端的电位，并且第六NMOS晶体管M6的漏极的电位为第一低压选择电路101的第一输入端的电位，所以第六NMOS晶体管M6的栅极的电位小于第六NMOS晶体管M6的漏极的电位，所以第六NMOS晶体管关断；因为第五NMOS晶体管M5的栅极的电位为第一低压选择电路101的第一输入端的电位，并且第五NMOS晶体管M5的漏极的电位为第一低压选择电路101的第二输入端的电位，所以第五NMOS晶体管M5的栅极的电位大于第五NMOS晶体管M5的漏极的电位，所以第五NMOS晶体管M5导通。

因为第五NMOS晶体管M5导通，而第六NMOS晶体管M6关断，所以第一低压选择电路101的输出端的信号PW的电位为第一电压选择电路101的第二输入端的电位。

综上可以得到，当第一低压选择电路101的第一输入端的电位小于第一低压选择电路101的第二输入端的电位时，第一低压选择电路101的输出端的信号PW的电位为第一电压选择电路101的第一输入端的电位；而当第一低压选择电路101的第一输入端的电位大于第一低压选择电路101的第二输入端的电位时，第一低压选择电路101的输出端的信号PW的电位为第一电压选择电路101的第二输入端的电位；比如使能信号PD为关断、所述模拟开关电路的输出端的电位及第一低压选择电路101的第一输入端的电位被第二NMOS晶体管下拉为地电平GND时，若该模拟开关电路的输入端的电位及第一低压选择电路101的第二输入端的电位VIN为正电压信号，则PW＝GND；若该模拟开关电路的输入端的电位及第一低压选择电路101的第二输入端的电位VIN为负电压信号，则PW＝VIN。所以，第一低压选择电路101的输出端的信号PW为第一低压选择电路101的两个输入端接收到的信号之间电位低的信号。

其余结构及原理与上述实施例相同，此处不再一一赘述。

可选的，如图6，在本发明的另一实施例中，电荷泵电路200的一种实施方式包括：生成电路201、第二电压选择电路202和第二下拉电路203；其中：

生成电路201的输入端与第二低电压选择电路202的第一输入端相连，连接点为电荷泵电路200的输入端；生成电路201的输出端和第二下拉电路203的第一端相连，连接点为电荷泵电路200的第一输出端。

生成电路201的两个电源端分别接两个反相时钟；其中，与反相时钟CLKN相连的生成电路201的电源端为生成电路201的第一电源端，与反相时钟CLK相连的生成电路201的电源端为生成电路201的第二电源端。

第二低电压选择电路202的第二输入端接地；第二低电压选择电路202的输出端与第二下拉电路203的第二端相连；第二下拉电路203的控制端为电荷泵电路200的控制端。

需要说明的是，第二低压选择电路202中，其第一输入端接收到的信号与第二输入端接收到的信号之间电位低的信号，作为其输出端的信号GS。并且，电荷泵电路200正常工作时，生成电路201可以对生成电路201的输入端接收到的信号进行处理，使生成电路201的输出端的信号G的电位升高。另外，两个反相时钟的驱动电压即为预设电压VDD。

具体的工作原理为：

当使能信号PD为关断时，第二下拉电路203的控制端接收到的信号PD为高电平，电荷泵电路200的输入端接收到的信号PW的电位为所述模拟开关电路的输入端的输入电压VIN和地电平GND之间的较低值，即PW＝min(VIN，GND)。

如果所述模拟开关电路的输入端的输入电压VIN为负电压信号，即小于地电平GND，即VIN<GND，则电荷泵电路200的输入端接收到的信号PW的电位为所述模拟开关电路的输入端的输入电压VIN，即PW＝VIN，相应的第二低压选择电路202的第一输入端的电位为所述模拟开关电路的输入端的输入电压VIN，又因为第二低压选择电路202的第二输入端的电位为地电平GND，所以第二低压选择电路202选择电荷泵电路200的输入端接收到的信号PW，作为第二低压选择电路202的输出端的信号GS，即GS＝VIN。而此时第二下拉电路203的控制端接收到的信号PD的电位为高电平，所以第二下拉电路203的控制端接收到的信号PD的电位大于第二下拉电路203的第二端接收到的信号GS的电位，即PD>GS，所以第二下拉电路203导通，将电荷泵电路200的输出端的信号G的电位下拉到所述模拟开关电路的输入端的输入电压VIN，即G＝VIN。

如果所述模拟开关电路的输入端的输入电压VIN为正电压信号，即大于地电平GND，即VIN>GND，则电荷泵电路200的输入端接收到的信号PW的电位为地电平GND，即PW＝GND，相应的第二低压选择电路202的第一输入端的电位为地电平GND，又因为第二低压选择电路202的第二输入端的电位为地电平GND，所以第二低压选择电路202不管选择电荷泵电路200的输入端接收到的信号PW，还是选择第二低压选择电路202的第二输入端接收到的信号，作为第二低压选择电路202的输出端的信号GS，第二低压选择电路202的输出端的信号GS的电位都为地电平GND，即GS＝GND。而此时第二下拉电路203的控制端接收到的信号PD的电位为高电平，所以第二下拉电路203的控制端接收到的信号PD的电位大于第二下拉电路203的第二端接收到的信号GS的电位，即PD>GS，所以第二下拉电路203导通，将电荷泵电路200的输出端的信号G的电位下拉到地电平GND，即G＝GND。

当使能信号PD为导通时，电荷泵电路200的输入端接收到的信号PW的电位等于所述模拟开关电路的输出端的输入电压VIN，即PW＝VIN，第二下拉电路203的控制端接收到的信号PD的电位为低电平，不管第二下拉电路203的第二端接收到的信号GS是电荷泵电路200的输入端接收到的信号PW，还是第二低压选择电路202的第二输入端接收到的信号，第二下拉电路203均不导通，所以可以将电荷泵电路200简化，如图7。

当生成电路201的第一电源端接收到的信号CLKN的电位为预设电压VDD即CLKN＝VDD，生电路201的第二电源端接收到的信号CLK的电位为0时，即CLK＝0，则生成电路201的输出端的信号G的电位为电源泵电路200的输入端接收到的信号PW的电位与预设电压VDD之和，即G＝PW+VDD。

当生成电路201的第一电源端接收到的信号CLKN的电位为0，即CLKN＝0，生成电路201的第二电源端接收到的信号CLK的电位为预设电压VDD时，即CLK＝VDD，则生成电路201的输出端的信号G的电位为电源泵电路200的输入端接收到的信号PW的电位与预设电压VDD之和，即G＝PW+VDD。

综上所述，当使能信号PD为导通时，生成电路201的输出端的信号G的电位为电源泵电路200的输入端接收到的信号PW的电位与预设电压VDD之和，即G＝PW+VDD。

其余结构及原理与上述实施例相同，此处不再一一赘述。

可选的，如图8，在本发明的另一实施例中，生成电路201的一种实施方式包括：第七NMOS晶体管M7、第八NMOS晶体管M8、第一PMOS晶体管P1、第二PMOS晶体管P2以及容值相同的第一电容C1和第二电容C2；其中：

第七NMOS晶体管M7的源极和衬底，以及，第八NMOS晶体管M8的源极和衬底，均相连且连接点为生成电路201的输入端。

第七NMOS晶体管M7的漏极、第八NMOS晶体管M8的栅极、第一电容的一端、第一PMOS晶体管P1的源极以及第二PMOS晶体管P2的栅极相连，连接点为第一充电点A。

第八NMOS晶体管M8的漏极、第七NMOS晶体管M7的栅极、第二电容的一端、第二PMOS晶体管P2的源极以及第一PMOS晶体管P1的栅极相连，连接点为第二充电点B。

第一电容C1的另一端接反相时钟CLKN，第二电容的另一端接反相时钟CLK；第一PMOS晶体管P1的漏极与第二PMOS晶体管P2的漏极相连，连接点为生成电路201的输出端。

需要说明的是，第七NMOS晶体管M7和第八NMOS晶体管M8均为带DNW隔离的NMOS晶体管。

还需要说明的是，第七NMOS晶体管M7和第八NMOS晶体管M8组成类似于第一低压选择电路101的低压选择电路，当第一充电点A的电位小于第二充电点B的电位时，第七NMOS晶体管M7导通；当第一充电点A大于第二充电点B时，第八NMOS晶体管M8导通；另外，第一PMOS晶体管P1和第二PMOS晶体管P2组成高压选择电路，当第一充电点A的电位小于第二充电点B的电位时，第二PMOS晶体管P2导通；当第一充电点A的电位大于第二充电点B的电位时，第一PMOS晶体管P1导通。

对于生成电路201而言，其第一电源端接收到的信号CLKN的电位为预设电压VDD、第二电源端接收到的信号CLK的电位为0时，即当第一充电点A的电位大于第二充电点B的电位时，第八NMOS晶体管M8导通，第一PMOS晶体管P1导通，第一充电点A的电位被充电到生成电路201的输入端接收到的信号PW的电位与预设电压VDD之和，第二充电点B的电位被充电到生成电路201的输入接收到的信号PW的电位，所以生成电路201的输出端输出的信号G的电位为第一充电点A的电位被充电到生成电路201的输入端接收到的信号PW的电位与预设电压VDD之和，即G＝PW+VDD。

当其第一电源端接收到的信号CLKN的电位为0、第二电源端接收到的信号CLK的电位为预设电压VDD时，即当第一充电点A的电位小于第二充电点B的电位时，第七NMOS晶体管M7导通，第二PMOS晶体管P2导通，第二充电点B的电位被充电到生成电路201的输入端接收到的信号PW的电位与预设电压VDD之和，第一充电点A的电位被充电到生成电路201的输入接收到的信号PW的电位，所以生成电路201的输出端输出的信号G的电位为第一充电点A的电位被充电到生成电路201的输入端接收到的信号PW的电位与预设电压VDD之和，即G＝PW+VDD。

可选的，如图8，第二低压选择电路202的一种实施方式包括：第九NMOS晶体管M9和第十NMOS晶体管M10；其中：

第九NMOS晶体管M9的漏极与第十NMOS晶体管M10的栅极相连，连接点为第二低电压选择电路202的第一输入端。

第九NMOS晶体管M9的栅极与第十NMOS晶体管M10的漏极相连，连接点为第二低电压选择电路202的第二输入端。

第九NMOS晶体管M9的源极和衬底，以及，第十NMOS晶体管M10的源极和衬底，均相连且连接点为第二低电压选择电路202的输出端。

第二低压选择电路202具体的工作原理与第一低压选择电路101相同，可参见第一低压选择电路101具体的工作原理，这里不再一一赘述。

可选的，如图8，第二下拉电路203的一种实施方式包括：第十一NMOS晶体管M11、第十二NMOS晶体管M12及第十三NMOS晶体管M13；其中：

第十一NMOS晶体管M11的漏极与第一充电点相连；第十二NMOS晶体管M12的漏极与第二充电点相连；第十三NMOS晶体管M13的漏极为第二下拉电路203的第一端。

第十一NMOS晶体管M11的源极和衬底、第十二NMOS晶体管M12的源极和衬底及第十三NMOS晶体管M13的源极和衬底均相连，连接点为第二下拉电路203的第二端。

第十一NMOS晶体管M11的栅极、第十二NMOS晶体管M12的栅极及第十三NMOS晶体管M13的栅极相连，连接点为第二下拉电路203的控制端。

对于第二下拉电路203而言，当使能信号PD为关断时，第十一NMOS晶体管M11、第十二NMOS晶体管M12和第十三NMOS晶体管M13的栅极接收到的信号PD的电位均为高电平，而三者的源极电位为地电平GND，因此三者均导通，分别将第一充电点A、第二充电点B以及第二下拉电路203的第一端的电位下拉到地电平。

而当使能信号PD为导通时，第十一NMOS晶体管M11、第十二NMOS晶体管M12和第十三NMOS晶体管M13的栅极的电位均为低电平，此时三者均关断。

其余结构及原理与上述实施例相同，此处不再一一赘述。

可选的，如图9，在上述实施例的基础之上，电荷泵电路200还包括：高压选择电路204；其中：

高电压选择电路204的第一输入端与生成电路201的输出端相连；高电压选择电路204的第二输入端接地；高电压选择电路204的输出端与第一PMOS晶体管P1的衬底以及第二PMOS晶体管P2的衬底相连。

需要说明的是，高压选择电路204中，其第一输入端接收到的信号与第二输入端接收到的信号之间电位高的信号，作为高压选择电路204的输出端的信号NW。

作为一种实现方式，如图10所示，高压选择电路204包括：第三PMOS晶体管P3和第四PMOS晶体管P4；其中：

第三PMOS晶体管P3的漏极与第四PMOS晶体管P4的栅极相连，连接点为高电压选择电路204的第一输入端。

第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的漏极相连，连接点为高电压选择电路204的第二输入端。

第三PMOS晶体管P3的源极和衬底，以及，第四PMOS晶体管P4的源极和衬底，均相连且连接点为高电压选择电路204的输出端。

高压选择电路204中：

当其第一输入端的电位小于第二输入端的电位时，第四PMOS晶体管P4的栅极的电位小于第四PMOS晶体管P4的漏极的电位，所以第四PMOS晶体管P4导通；而第三PMOS晶体管P3的栅极的电位大于第三PMOS晶体管P3的漏极的电位，所以第三PMOS晶体管P3关断。此时，高压选择电路204的输出端的信号NW的电位为高压选择电路204的第二输入端的电位。

并且，当其第一输入端的电位大于第二输入端的电位时，第四PMOS晶体管P4的栅极的电位大于第四PMOS晶体管P4的漏极的电位，所以第四PMOS晶体管P4关断；而第三PMOS晶体管P3的栅极的电位小于第三PMOS晶体管P3的漏极的电位，所以第三PMOS晶体管P3导通。此时，高压选择电路204的输出端的信号NW的电位为高压选择电路204的第一输入端的电位。

综上所述，高压选择电路204的输出端的信号NW为高压选择电路204的两个输入端接收到的信号之间电位高的信号，即max(G，GND)。因此，第一PMOS晶体管P1和第二PMOS晶体管P2的衬底NW始终等于max(G，GND)，可以保证在任何情况下，两者的寄生体二极管不会正向导通，避免了漏电甚至烧毁两管的风险。

需要说明的是，本申请上述实施例中的各个MOS晶体管也可以采用其他类型的开关管，各个电路的实现形式也可以采用其他拓扑或者集成芯片等，只要能实现相应的功能即可，均在本申请的保护范围内。

其余结构及原理与上述实施例相同，此处不再一一赘述。

本发明中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (13)

1.一种模拟开关电路，其特征在于，包括：开关管、控制电路、第一下拉电路以及电荷泵电路；其中：

所述电荷泵电路的控制端，和，所述第一下拉电路的控制端，均接收使能信号；

所述第一下拉电路的第二端接地；

所述第一下拉电路的第一端，所述控制电路的第一输入端，以及，所述开关管的第一端，均与所述模拟开关电路的输出端相连；

所述控制电路的第二输入端，和，所述开关管的第二端，均与所述模拟开关电路的输入端相连；

所述控制电路的输出端，和，所述开关管的第三端，均与所述电荷泵电路的输入端相连；

所述电荷泵电路的第一输出端与所述控制电路的控制端以及所述开关管的控制端相连；

所述开关管为控制端电位高于第二端电位时导通的开关管；

当所述使能信号为关断时，所述第一下拉电路的第二端电位为地电平，所述控制电路的输出端电位为地电平与所述模拟开关的输入端接收信号的电压值之间较低的值，将所述电荷泵电路的第一输出端电位下拉为所述较低的值，使所述开关管关断；

当所述使能信号为导通时，所述控制电路的输出端电位等于所述模拟开关电路的输入端接收信号的电压值，所述电荷泵电路正常工作且第一输出端电位等于所述模拟开关的输入端接收信号的电压值及预设电压之和，使所述开关管导通。

2.根据权利要求1所述的模拟开关电路，其特征在于，所述开关管为第一NMOS晶体管；

所述第一NMOS晶体管的栅极为所述开关管的控制端；

所述第一NMOS晶体管的漏极为所述开关管的第一端；

所述第一NMOS晶体管的源极为所述开关管的第二端；

所述第一NMOS晶体管的衬底为所述开关管的第三端。

3.根据权利要求1所述的模拟开关电路，其特征在于，所述第一下拉电路包括：第二NMOS晶体管；

所述第二NMOS晶体管的栅极为所述第一下拉电路的控制端；

所述第二NMOS晶体管的漏极为所述第一下拉电路的第一端；

所述第二NMOS晶体管的源极为所述第一下拉电路的第二端；

所述第二NMOS晶体管的衬底与所述电荷泵电路的第二输出端相连。

4.根据权利要求1所述的模拟开关电路，其特征在于，所述控制电路包括：第一低电压选择电路和连接电路；其中：

所述连接电路的控制端为所述控制电路的控制端；

所述第一低电压选择电路的第一输入端与所述连接电路的第一输入端相连，连接点为所述控制电路的第一输入端；

所述第一低电压选择电路的第二输入端与所述连接电路的第二输入端相连，连接点为所述控制电路的第二输入端；

所述第一低电压选择电路的输出端与所述连接电路的第三端相连，连接点为所述控制电路的输出端。

5.根据权利要求4所述的模拟开关电路，其特征在于，所述连接电路包括：第三NMOS晶体管和第四NMOS晶体管；

所述第三NMOS晶体管的漏极为所述连接电路的第二输入端；

所述第四NMOS晶体管的漏极为所述连接电路的第一输入端；

所述第三NMOS晶体管的源极和衬底，以及，所述第四NMOS晶体管的源极和衬底，均相连且连接点为所述连接电路的第三端；

所述第三NMOS晶体管的栅极与所述第四NMOS晶体管的栅极相连，连接点为所述连接电路的控制端。

6.根据权利要求4所述的模拟开关电路，其特征在于，所述第一低电压选择电路包括：第五NMOS晶体管和第六NMOS晶体管；

所述第五NMOS晶体管的漏极与所述第六NMOS晶体管的栅极相连，连接点为所述第一低电压选择电路的第二输入端；

所述第五NMOS晶体管的栅极与所述第六NMOS晶体管的漏极相连，连接点为所述第一低电压选择电路的第一输入端；

所述第五NMOS晶体管的源极和衬底，以及，所述第六NMOS晶体管的源极和衬底，均相连且连接点为所述第一低电压选择电路的输出端。

7.根据权利要求1-6任一所述的模拟开关电路，其特征在于，所述电荷泵电路包括：生成电路、第二低电压选择电路及第二下拉电路；其中：

所述生成电路的输入端与所述第二低电压选择电路的第一输入端相连，连接点为所述电荷泵电路的输入端；

所述生成电路的输出端和所述第二下拉电路的第一端相连，连接点为所述电荷泵电路的第一输出端；

所述生成电路的两个电源端分别接两个反相时钟，且两个反相时钟的驱动电压为所述预设电压；

所述第二低电压选择电路的第二输入端接地；

所述第二低电压选择电路的输出端与所述第二下拉电路的第二端相连；

所述第二下拉电路的控制端为所述电荷泵电路的控制端。

8.根据权利要求7所述的模拟开关电路，其特征在于，所述生成电路包括：第七NMOS晶体管、第八NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管以及容值相同的第一电容和第二电容；

所述第七NMOS晶体管的源极和衬底，以及，所述第八NMOS晶体管的源极和衬底，均相连且连接点为所述生成电路的输入端；

所述第七NMOS晶体管的漏极、所述第八NMOS晶体管的栅极、所述第一电容的一端、所述第一PMOS晶体管的源极以及所述第二PMOS晶体管的栅极相连，连接点为第一充电点；

所述第八NMOS晶体管的漏极、所述第七NMOS晶体管的栅极、所述第二电容的一端、所述第二PMOS晶体管的源极以及所述第一PMOS晶体管的栅极相连，连接点为第二充电点；

所述第一电容的另一端接一个反相时钟，所述第二电容的另一端接另一个反相时钟；

所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的漏极相连，连接点为所述生成电路的输出端。

9.根据权利要求8所述的模拟开关电路，其特征在于，所述第七NMOS晶体管和所述第八NMOS晶体管均为带DNW隔离的NMOS晶体管。

10.根据权利要求8所述的模拟开关电路，其特征在于，所述第二下拉电路包括：第十一NMOS晶体管、第十二NMOS晶体管及第十三NMOS晶体管；

所述第十一NMOS晶体管的漏极与所述第一充电点相连；

所述第十二NMOS晶体管的漏极与所述第二充电点相连；

所述第十三NMOS晶体管的漏极为所述第二下拉电路的第一端；

所述第十一NMOS晶体管的源极和衬底、所述第十二NMOS晶体管的源极和衬底及所述第十三NMOS晶体管的源极和衬底均相连，连接点为所述第二下拉电路的第二端；

所述第十一NMOS晶体管的栅极、所述第十二NMOS晶体管的栅极及所述第十三NMOS晶体管的栅极相连，连接点为所述第二下拉电路的控制端。

11.根据权利要求8所述的模拟开关电路，其特征在于，所述电荷泵电路还包括：高电压选择电路；

所述高电压选择电路的第一输入端与所述生成电路的输出端相连；

所述高电压选择电路的第二输入端接地；

所述高电压选择电路的输出端与所述第一PMOS晶体管的衬底以及所述第二PMOS晶体管的衬底相连。

12.根据权利要求11所述的模拟开关电路，其特征在于，所述高电压选择包括：第三PMOS晶体管和第四PMOS晶体管；

所述第三PMOS晶体管的漏极与所述第四PMOS晶体管的栅极相连，连接点为所述高电压选择电路的第一输入端；

所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的漏极相连，连接点为所述高电压选择电路的第二输入端；

所述第三PMOS晶体管的源极和衬底，以及，所述第四PMOS晶体管的源极和衬底，均相连且连接点为所述高电压选择电路的输出端。

13.根据权利要求7所述的模拟开关电路，其特征在于，所述第二低电压选择电路包括：第九NMOS晶体管和第十NMOS晶体管；

所述第九NMOS晶体管的漏极与所述第十NMOS晶体管的栅极相连，连接点为所述第二低电压选择电路的第一输入端；

所述第九NMOS晶体管的栅极与所述第十NMOS晶体管的漏极相连，连接点为所述第二低电压选择电路的第二输入端；

所述第九NMOS晶体管的源极和衬底，以及，所述第十NMOS晶体管的源极和衬底，均相连且连接点为所述第二低电压选择电路的输出端。