CN1093727C - 同步数字序列空分交叉连接设备 - Google Patents

Abstract

一种同步数字序列空分交叉连接设备结构，即采用一个交叉内核单元和控制两种工作方式的交叉控制单元一体化组成的芯片结构。所述内核单元包括64个交叉矩阵，所述控制单元包括配置交叉矩阵控制数据的复用控制寄存器，分别用于工作和备用的主随机存取存储器和备随机存取存储器；选工作方式的命令寄存器以及用于转换主、备随机存取存储器的第一转换开关和转换两种工作方式(寄存器/随机存取存储器)的第二转换开关。本发明灵活地实现4/4或4/1交叉网，提供无误码切换机制，切换操作简便。

Description

同步数字序列空分交叉连接设备

本发明涉及电通信中的数字信息传输技术，更具体的涉及以交换功能为特征的网络设备。

数字交叉连接设备(DXC)是同步数字序列(SDH)网络中的一个重要传输设备，它能实现同步传输网的有效管理，可靠的网络保护及自动化配线和网络监控。一个DXC可传送不同级别SDH的业务和连接不同信号间的业务，国际电报电话咨询委员会(CCITT)对SDH的建议仅定义了功能，但未具体规定该设备的物理实现结构。

TST交叉连接结构是可实现无阻塞连接并比其他结构(例如STS等)更为经济的设备，因为其交叉连接的规模大小可由每种情况下所需交换容量来确定。

本发明便是一种TST交叉连接结构中的空分交叉连接设备。

数字交叉连接按其交叉数据的速率和级别可分为4/4和4/1等种类。本发明的目的就是实现既能完成4/4，又能完成4/1交叉连接功能的空分交叉连接设备。

为达此目的，本发明采取的解决方案是：同步数字序列(SDH)空分交叉连接设备包括一个含有交叉矩阵的交叉内核单元和交叉控制单元；交叉控制单元对交叉内核单元输出控制信号(CCSR，CCSRa)，以实现4/4或4/1两种交叉连接；

所述交叉控制单元包括复用控制寄存器、主随机存取存储器和备用的随机存取存储器RAM、切换控制寄存器、第一多路转换开关MUX1、命令寄存器和第二多路转换开关MUX2；主随机存取存储器RAM、备用随机存取存储器RAM和切换控制寄存器与第一多路转换开关相连；复用控制寄存器、命令寄存器和第一多路转换开关与第二多路转换开关相连。第一多路转换开关MUX1在切换控制寄存器的信号控制下转换接收主RAM或备用RAM的控制数据；第二多路转换开关MUX2在命令寄存器的命令信号COM_REG控制下转换地接收第一多路转换开关MUX1的输出或所述复用控制寄存器的输出，并输出控制交叉内核单元的控制信号CCS。

所述交叉控制单元还包括连接在切换控制寄存器的输出信号(SR)路径上的一个D触发器，即D触发器的Q端接第一多路转换开关MUX1的控制端，而触发器的D、CE、C端分别与切换控制寄存器、命令寄存器的切换控制位(GEN)，以及帧同步脉冲输入端(SFP)相连，以实现无误码切换。

由于本发明采用每个交叉连接单元对应两套交叉矩阵控制单元，其中一套用于当前交换另一套留作倒换刷新，两套间的切换由同步信号加以控制与接入交叉连接设备的信号内容无关，因而具有相对独立性，大大简化了切换操作的实施过程。由于采用的是4/1交叉形式，进入交叉连接设备的SDH信号是帧对齐和支路对准的，而其帧头位置是由交叉控制单元统一控制，由帧对齐控制信号产生切换同步信号，保证切换在每路SDH信号的帧头进行，从而实现了无差错切换。此外，本发明采用了交叉内核单元和交叉控制单元一体设计，通过配置交叉控制单元中命令寄存器中的工作方式位可实现不同的交叉形式：64*64的4/4交叉连接以及16*16的4/1交叉连接。

现结合附图详细说明本发明的实施例：

图1是本发明空分交叉连接设备实施例的电路连接图；

图2为图1所示交叉内核单元的组成示意图；

图3是图1所示交叉控制单元的电路连接图；

图4说明图3所示交叉控制单元处于寄存器工作方式时的情况；

图5是说明交叉控制单元中各寄存器单元内容的示意图，其中

图5a表示复用控制寄存器的各单元内容；

图5b表示命令寄存器的各单元内容；

图5c表示切换控制寄存器的单元内容；

图6为图3所示交叉控制单元处于RAM工作方式下的示意图；

图7为本发明实施例的空分交叉连接设备片的外形及各引脚示意图。

图8和图9分别为说明本发明实现无差错切换的控制原理和信号时序示意图；

首先参见图7，该图示出了本发明一个实施例的外形及各引脚，其中各引脚标记的含义如下：

UHW0～UHW63为上行数据输入脚

DHW0～DHW63为下行数据输出脚

/RST-复位信号

SFP-帧同步脉冲输入端

CK38-38M时钟

CK19-19M时钟

TST方式：0：正常工作模式，1：测试模式

/RD-μP接口读信号端

/WR-μP接口写信号端

/ACS-片选信号

Da-μP接口数据

Ad-μP接口地址

上述最后五个端组成微处理机接口端601。

图1则示出该实施例的内部结构包括交叉内核单元11和交叉控制单元12两大部分，该两部分通过信号线CCS0[5：0]～CCS63[5：0]连接。

图2示出了交叉内核单元11包含有64个交叉矩阵(100～163)。交叉内核单元11接收来自上行数据输入脚UHW0～UHW63的信号UHW，其交叉矩阵100～163在交叉控制单元12的信号CCS0～CCS63的控制(下面将详述)下进行交叉连接，并输出下行数据信号DHW至下行数据输出脚DHW0～DHW63。

图3示出了交叉控制单元12的结构组成。由此图可见，该控制单元包括复用控制寄存器22，其各存储单元标记SEL5～SEL0如图5a所示，分别代表控制信号CCS[5：0]。为了实现寄存器工作方式下的切换，复用控制寄存器22通过一个D触发器27和复用控制暂存寄存器21连接，该触发器27的D(D0、D1、…、D5)、CE、C各端分别与复用控制暂存寄存器21、GEN和SFP信号相连，其Q(Q0、Q1、…、Q5)端连到复用控制器22。D触发器27、复用控制暂存寄存器21和复用寄存器22共有64组，每一组通过第二多路转换开关32向交叉内核单元11输出控制数据，控制交叉内核单元11内一个交叉矩阵的交叉连接，从而实现64*64的4/4交叉连接功能。

根据图3，交叉控制单元12还包括主RAM25和备用RAM26与第一多路转换开关31相连，在切换控制寄存器23的控制下，第一多路转换开关31将主RAM25或备用RAM26的控制数据信号经第二多路转换开关32传输到交叉内核单元11。主RAM25和备用RAM26共有16组，切换控制寄存器为16位，如图5c所示，每位控制一组主RAM25和备用RAM26的工作状态，当某位为0(或1)时表示其控制的主RAM25工作，为1(或0)表示其控制的备用RAM26工作，从而实现16*16的4/1交叉连接功能。

根据图3，该实施例的交叉控制单元12还包括用于选择寄存器或RAM工作方式的命令寄存器24，该命令寄存器24为八位寄存器，其存储单元赋值含义如图5b所示，本例中：

GEN为0表示切换允许；GEN为1表示切换禁止。

REN为1表示禁止读寄存器REG/RAM内容；为0表示允许读REG/RAM内容；

OEN为1表示输出三态，0表示输出数据；

REG/RAM：0表示寄存器REG方式，1表示RAM方式；

下面再结合图4和图6对本发明实施例的4/4、4/1两种交叉连接的切换及工作原理进行详细说明。

当命令寄存器24的命令COM_RE6，设置为“选寄存器工作方式”，即其最末单元REG/RAM为0时，交叉控制单元12，即如图4所示结构完成64*64的4/4交叉连接功能，输出交叉控制信号CCSR至交叉内核单元11。

更具体地说，在寄存器工作方式下，交叉控制单元12选择复用控制寄存器22的数据作为交叉控制数据，64条输入信号线UHW(63：0)进入交叉内核单元11，由交叉控制数据控制交叉内核单元11的交叉矩阵连接关系，将信号线UHW(63：0)连接至下行数据信号线DHW(63：0)。此时每一路上行数据UHW信号是作为一个整体进行交叉的，从而实现64*64的4/4交叉连接。

另一方面当命令寄存器设置为“选RAM工作方式”时，即REG/RAM字节赋值为1时，则如图6所示，交叉控制单元12处于RAM工作方式下，由RAM25，26内的数据作为交叉控制数据控制交叉矩阵100～163(图2)从UHW到DHW之间的交叉连接关系，此时对每一路UHW数据是按SDH帧结构中的列进行交叉的，从而实现4/1的交叉连接。

更具体地说，此时，信号UHW(63：0)在交叉时被分为16组(1组4bit)。UHW(4n)、UHW(4n+1)、UHW(4n+2)、UHW(4n+3)[n＝0，1，2，…15]为一组。DHW(63～0)也按同样方式相应分为16组，每组各有主/备两个RAM25，26，其主备关系控制由图5C所示的切换寄存器23来完成的，该信号包括8位高位H字节(8～15)和8位低位L字节(0～7)，其每个1bit0/1控制1组。为0时，表示主RAM工作；为1时，表示备RAM工作。每组UHW信号到DHW信号的连接关系由相应的RAM内的数据控制，RAM内的数据是按SDH STM-1帧信号的列进行组织的，因而每组UHW到DHW的连接关系也是按列进行的，从而实现16*16(4bit一组)的4/1交叉连接。

以下结合图8和图9说明无误码切换的实现。

如图8所示，SDH信号是具有帧结构A1，A2…的数据，无误码切换就是要保证切换前后该帧结构的完整性，也就是说应保证在帧头位置Hd处实现切换正如图8所示，本发明便是利用外部输入的帧同步脉冲SFP的上升沿来指示帧头位置Hd的。换句话说，只要保证同步脉冲信号SFP的上升沿与SDH信号的帧头对齐时进行切换便能实现无误码切换。

图9是实现本发明RAM控制方式下无误码切换的控制原理图，它与图6示意图不同之处仅在于多了一个D触发器71，该触发器的D、CE、C各端分别与切换控制寄存器、GEN和SFP信号相连，其Q端接到MUX1。在RAM工作方式下，实现的是4/1交叉连接，此时进入到交叉矩阵的信号帧头是对齐的，正如图8所示帧头Hd与SFP信号上升沿对齐。所以，本发明进行如下切换过程：在执行切换前，先将要切换到交叉连接矩阵的控制数据写入备用RAM26，同时置命令寄存器24的切换允许位GEN为1，即切换被禁止，此时按要求更改切换控制寄存器23的内容(图5C)，然后再置切换允许位GEN为0，即允许切换，如图8所示，在进行切换点Hd之前，GEN完成了从禁止切换→允许切换的上述过程，结合图9可知，此时D触发器71和备RAM均已作好切换准备，故当帧同步脉冲一到，其上升沿便触发D触发器的Q端输出切换控制信号SR，控制MUX1和MUX2的转换，以将切换控制寄存器已改变的那些位相对应的已写入备用RAM26的交叉控制数据CCSRa切换到交叉连接矩阵。从而实现了由SFP信号指示的帧头位置处的无误码切换。

Claims (9)

1、一种同步数字序列空分交叉连接设备，特征在于：包括一个含有交叉矩阵(100～163)的交叉内核单元(11)和交叉控制单元(12)；交叉内核单元(11)和交叉控制单元(12)之间用信号线相连；

所述交叉控制单元(12)包括复用控制寄存器(22)、主随机存取存储器(25)和备用的随机存取存储器(26)、切换控制寄存器(23)、第一多路转换开关(31)、命令寄存器(24)和第二多路转换开关(32)；主随机存取存储器(25)、备用的随机存取存储器(26)和切换控制寄存器(23)与第一多路转换开关(31)相连；复用控制寄存器(22)、命令寄存器(24)和第一多路转换开关(31)与第二多路转换开关(32)相连。

2、如权利要求1所述的同步数字序列空分交叉连接设备，其特征在于：交叉内核单元(11)含有64个交叉矩阵(100～163)。

3、如权利要求1所述的同步数字序列空分交叉连接设备，其特征在于：复用控制寄存器(22)为六位寄存器。

4、如权利要求1所述的同步数字序列空分交叉连接设备，其特征在于：命令寄存器(24)为八位寄存器。

5、如权利要求1或3所述的同步数字序列空分交叉连接设备，其特征在于：在交叉控制单元(12)中还包括通过D触发器(27)与复用控制寄存器(22)相连的复用控制暂存寄存器(21)。

6、如权利要求5所述的同步数字序列空分交叉连接设备，其特征在于：D触发器(27)、复用控制暂存寄存器(21)和复用控制寄存器(22)共有64组。

7、如权利要求1所述的同步数字序列空分交叉连接设备，其特征在于：主随机存取存储器(25)和备用随机存取存储器(26)共有16组。

8、如权利要求7所述的同步数字序列空分交叉连接设备，其特征在于：切换控制寄存器为16位寄存器。

9、如权利要求1、4或8所述的同步数字序列空分交叉连接设备，其特征在于：交叉控制单元(12)还包括连接在切换控制寄存器(23)输出信号SR路径上的一个D触发器(71)，即所述D触发器(71)的Q端接第一多路转换开关的控制端，而触发器(71)的D、CE、C端分别与切换控制寄存器(23)、命令寄存器(24)的切换控制位GEN，以及帧同步脉冲输入端SFP相连。

Images