CN109299030B - 基于ZYNQ的cameralink转帕尔制的方法 - Google Patents

基于ZYNQ的cameralink转帕尔制的方法 Download PDF

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Abstract

本发明公开了基于ZYNQ的cameralink转帕尔制的方法，实现一路cameralink数据流输入，一路PAL制数据流与cameralink数据流输出。该方法使用VDMA作为DDR3的读写控制模块，由ZYNQ芯片的PS部分控制VDMA进行数据读写，将cameralink数据流逐行写入DDR3，同时分两路将数据从DDR3中读出，一路逐行读出用作cameralink输出，另一路隔行读出用作PAL输出。

Description

基于ZYNQ的cameralink转帕尔制的方法
技术领域
本发明涉及基于ZYNQ的cameralink转帕尔制的方法。
背景技术
随着计算机、多媒体和数字通信技术的快速发展，视频技术得到了极大的推动，然而各种相机、显示设备和采集设备之间的接口互联问题较为突出。Cameralink(数据传输协议)是在channel-link(数据传输协议)基础上推出的一款串行通信协议标准，是一种专门针对机器视觉领域的通信协议，使用低压差分信号LVDS(Low-Voltage Different Signal低压差分信号)进行传输。PAL制(帕尔制Phase Alteration Line逐行倒向制)是一种电视标准，采用隔行扫描的方法输出数据。Cameralink(数据传输协议)与PAL(帕尔制PhaseAlteration Line逐行倒向制)是两种完全不同的数据传输模式，两者不兼容，因此若是视频采集采用cameralink(数据传输协议)相机，后端显示采用PAL(帕尔制Phase AlterationLine逐行倒向制)显示，其间必须进行格式转换。目前最常用的方法是采用PAL(帕尔制Phase Alteration Line逐行倒向制)制编解码芯片进行数据流生成，例如CH7024(芯片型号)。然而该方法需要增加整板的芯片数量以及电路板体积，不利于产品的小型化与低功耗设计。
发明内容
本发明方法的目的在于提供一种基于ZYNQ(赛灵思公司推出的芯片系列)平台实现的cameralink(数据传输协议)转PAL(帕尔制Phase Alteration Line逐行倒向制)制显示方法，输入为一路cameralink(数据传输协议)数据流，输出为PAL(帕尔制PhaseAlteration Line逐行倒向制)制数据流与cameralink(数据传输协议)数据流，该方法将cameralink(数据传输协议)数据流转换成AXI4-Stream(总线协议)数据流，由VDMA核(Video Direct Memory Access视频直接访问器)控制DDR3(一种计算机存储规格)内存将数据逐行写入DDR3(一种计算机存储规格)内存，再由VDMA(Video Direct Memory Access视频直接访问器)控制DDR3(一种计算机存储规格)内存将数据分两路读出，一路隔行读出，用于PAL(帕尔制Phase Alteration Line逐行倒向制)制输出，一路逐行读出，用于cameralink(数据传输协议)输出。这两路数据由ZYNQ(赛灵思公司推出的芯片系列)芯片的PL(Programmable Logic可编程逻辑)部分用硬件语言VHDL(一种硬件编程语言)或verilog(一种硬件编程语言)分别对其进行PAL制编码与cameralink(数据传输协议)编码。该方法不需要额外使用专用的编解码芯片，减小了整板体积与重量，有利于产品的小型化低功耗设计。
实现本发明的技术解决方案为：一种基于ZYNQ(赛灵思公司推出的芯片系列)平台实现的cameralink(数据传输协议)转PAL(帕尔制Phase Alteration Line逐行倒向制)制显示方法，包括如下模块：cameralink(数据传输协议)转AXI4-Stream(总线协议)模块、***复位模块、PLL(Phase-Locked Loop锁相环路)模块、内存写数据控制模块、PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块、cameralink(数据传输协议)内存读数据控制模块、PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块、cameralink(数据传输协议)输出数据缓存模块、PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块、cameralink(数据传输协议)输出时序生成模块，具体实现步骤如下：
步骤1，前端图像采集设备输出的cameralink(数据传输协议)数据流以固定频率f1(一般为30兆)写入cameralink(数据传输协议)转AXI4-Stream(总线协议)模块，***复位模块为除cameralink(数据传输协议)转AXI4-Stream(总线协议)模块以外的其余模块提供复位信号；
步骤2，cameralink(数据传输协议)转AXI4-Stream(总线协议)模块将固定频率f1(一般为30兆)的数据流转换成100兆的AXI4-Stream(总线协议)数据流读出，并写入内存写数据控制模块的内存中；
步骤3，内存中的数据读出时分两路数据流，一路用于PAL(帕尔制PhaseAlteration Line逐行倒向制)制显示，一路用于cameralink(数据传输协议)显示，其中，PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块以100兆的速度从内存中读出数据，并传输给PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块；cameralink(数据传输协议)内存读数据控制模块以100兆的速度从内存中读出数据，并输出数据给cameralink(数据传输协议)数据缓存模块；
步骤4，PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块用固定频率f2(一般为13.5兆)将数据写入PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块；cameralink(数据传输协议)输出数据缓存模块用固定频率f1将数据写入cameralink(数据传输协议)输出时序生成模块，其中固定频率f2的时钟由PLL(Phase-Locked Loop锁相环路)模块提供；
步骤5，PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序控制模块根据PAL(帕尔制Phase Alteration Line逐行倒向制)制显示的时序要求，产生行场信号与消隐信号；根据产生的行场信号与消隐信号调整前端数据流的时序，形成标准的PAL(帕尔制Phase Alteration Line逐行倒向制)制数据流。
所述cameralink(数据传输协议)转AXI4-Stream(总线协议)模块调用vivado(xilinx公司提供的开发工具)自带IP(Intellectual Property core知识产权核)核将cameralink(数据传输协议)数据流转换成AXI4-Stream(总线协议)数据流，其中FIFO(First input First Output先入先出队列)深度设置为1024，输入数据8位，输出数据8位。
所述内存写数据控制模块该模块调用vivado(xilinx公司提供的开发工具)中的VDMA(Video Direct Memory Access视频直接访问器)核将数据写入内存中，其中数据缓存设置为缓存n帧(一般为3帧)。
所述内存写数据控制模块中VDMA(Video Direct Memory Access视频直接访问器)核的控制步骤包括：PS(Process System处理***)部分通过寄存器(高速存储部件，可用来暂存指令、数据、地址)配置的方式，告知VDMA(Video Direct Memory Access视频直接访问器)核每一帧数据的存放的首地址以及数据存放方式。
内存写数据控制模块中VDMA(Video Direct Memory Access视频直接访问器)核的寄存器配置方法包括：通过寄存器S2MM_START_ADDRESS(高速存储部件编号)配置每一帧数据存放的首地址，缓存n帧需要配置n个首地址；通过寄存器S2MM_FRMDLY_STRIDE(高速存储部件编号)配置使数据逐行写入内存写数据控制模块的内存中。
所述PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块调用vivado(xilinx公司提供的开发工具)中的VDMA(Video Direct Memory Access视频直接访问器)核实现读取内存中的数据，其中数据缓存设置为2n。
所述PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块中的读VDMA(Video Direct Memory Access视频直接访问器)核控制方法包括：PS(ProcessSystem处理***)部分通过寄存器配置的方式，告知VDMA(Video Direct Memory Access视频直接访问器)每一帧数据读取的首地址以及数据读取方式。
所述PAL内存读数据控制模块中的VDMA核的PS(Process System处理***)部分寄存器控制方法包括：通过寄存器MM2S_START_ADDRESS(高速存储部件编号)配置每一帧数据读取的首地址，缓存2n帧需要配置2n个首地址；通过寄存器MM2S_FRMDLY_STRIDE(高速存储部件编号)配置是DDR3(一种计算机存储规格)中的数据逐行读出。
所述cameralink(数据传输协议)内存读数据控制模块调用vivado(xilinx公司提供的开发工具)中的VDMA(Video Direct Memory Access视频直接访问器)核实现以100兆的速度从内存中读出数据，并输出数据给cameralink(数据传输协议)数据缓存模块，其中数据缓存设置为n帧。
所述cameralink(数据传输协议)内存读数据控制模块中的读VDMA(Video DirectMemory Access视频直接访问器)核控制方法包括：PS(Process System处理***)部分通过寄存器配置的方式，告知VDMA(Video Direct Memory Access视频直接访问器)每一帧数据读取的首地址以及数据读取方式；
VDMA核的PS(Process System处理***)部分寄存器控制方法包括：通过寄存器MM2S_START_ADDRESS(高速存储部件编号)配置每一帧数据读取的首地址，缓存n帧需要配置n个首地址；通过寄存器MM2S_FRMDLY_STRIDE(高速存储部件编号)配置是DDR3(一种计算机存储规格)中的数据逐行读出；
所述PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块包括第一FIFO(First input First Output先入先出队列)模块以及第一FIFO(First inputFirst Output先入先出队列)时序控制模块，所述第一FIFO(First input First Output先入先出队列)模块调用vivado(xilinx公司提供的开发工具)自带的IP(IntellectualProperty core知识产权核)核，所述第一FIFO时序控制模块产生控制FIFO的清零信号、读写使能信号、读写时钟，当FIFO(First input First Output先入先出队列)写使能信号为高电平，PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块以100兆的时钟将前端数据写入FIFO(First input First Output先入先出队列)；当FIFO(First inputFirst Output先入先出队列)读使能信号为高电平时，PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块以13.5兆的时钟将数据从FIFO(First input FirstOutput先入先出队列)中读出；FIFO(First input First Output先入先出队列)清零信号由***复位模块提供，当清零信号有效时，清空FIFO(First input First Output先入先出队列)；
所述cameralink输出数据缓存模块包括第二FIFO(First input First Output先入先出队列)模块以及第二FIFO时序控制模块，所述第二FIFO模块调用vivado自带的IP(Intellectual Property core知识产权核)核，所述第二FIFO(First input FirstOutput先入先出队列)时序控制模块产生控制FIFO(First input First Output先入先出队列)的清零信号、读写使能信号、读写时钟；当FIFO(First input First Output先入先出队列)写使能信号为高电平，cameralink(数据传输协议)输出数据缓存模块以100兆的时钟将前端数据写入FIFO；当FIFO(First input First Output先入先出队列)读使能信号为高电平时，cameralink(数据传输协议)输出数据缓存模块以30兆的时钟将数据从FIFO(Firstinput First Output先入先出队列)；当FIFO(First input First Output先入先出队列)中读出；FIFO(First input First Output先入先出队列)；当FIFO(First input FirstOutput先入先出队列)清零信号由***复位模块提供，当清零信号有效时，清空FIFO(Firstinput First Output先入先出队列)；当FIFO(First input First Output先入先出队列)；
所述***复位模块调用vivado(xilinx公司提供的开发工具)自带的IP(Intellectual Property core知识产权核)核，给PLL(Phase-Locked Loop锁相环路)模块、cameralink(数据传输协议)转AXI4_Stream(总线协议)模块、内存写数据控制模块、PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块、cameralink(数据传输协议)内存读数据控制模块、PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块、cameralink(数据传输协议)输出数据缓存模块提供复位信号；
所述PLL(Phase-Locked Loop锁相环路)模块实现方式是调用vivado(xilinx公司提供的开发工具)自带的IP(Intellectual Property core知识产权核)核，PLL(Phase-Locked Loop锁相环路)模块以PS(Process System处理***)部分提供的100兆***时钟作为基准时钟，产生13.5兆、30兆的时钟，分别给PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块与cameralink(数据传输协议)输出时序生成模块使用。
附图说明
下面结合附图和具体实施方式对本发明做更进一步的具体说明，本发明的上述或其他方面的优点将会变得更加清楚。
图1为整体数据流示意图。
图2为整体框架结构图。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
实现本发明的技术解决方案为：一种基于ZYNQ(赛灵思公司推出的芯片系列)平台实现的cameralink(数据传输协议)转PAL(帕尔制Phase Alteration Line逐行倒向制)制显示方法，如图1与图2所示，包括以下步骤：
步骤1，前端cameralink(数据传输协议)数据流以30兆的时钟写入cameralink(数据传输协议)转AXI4-Stream(总线协议)模块。
步骤2，cameralink(数据传输协议)转AXI4-Stream(总线协议)模块将30兆的数据流转换成100兆数据流读出，并写入DDR3(一种计算机存储规格)内存写数据控制模块，DDR3(一种计算机存储规格)内存写数据控制模块将数据写入DDR3(一种计算机存储规格)。
步骤3，DDR3(一种计算机存储规格)中的数据读出时分两路数据流，一路用于PAL(帕尔制Phase Alteration Line逐行倒向制)制显示，一路用于cameralink(数据传输协议)显示，其中，PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块以100兆的速度从DDR3(一种计算机存储规格)中读出数据，并传输给PAL(帕尔制PhaseAlteration Line逐行倒向制)输出数据缓存模块；cameralink(数据传输协议)内存读数据控制模块以100兆的速度从DDR3(一种计算机存储规格)中读出数据，并输出数据给cameralink(数据传输协议)数据缓存模块。
步骤4，PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块用13.5兆时钟将数据写入PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块；cameralink(数据传输协议)输出数据缓存模块用30兆时钟将数据写入cameralink(数据传输协议)输出时序生成模块。
步骤5，PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块将前端送来的数据流打包成满足PAL(帕尔制Phase Alteration Line逐行倒向制)显示时序要求的数据流，并且根据PAL(帕尔制Phase Alteration Line逐行倒向制)显示控制信号的时序要求，产生相应的行场信号与消隐信号等控制信号。
其中PAL(帕尔制Phase Alteration Line逐行倒向制)时序具体要求如下：
每帧行数为625行，扫描方式为隔行扫描；像素时钟为13.5兆；行周期为64us，行消隐脉冲宽度为12us；行同步前沿至行消隐后沿时间间隔10.5us；行消隐脉冲前肩宽度为1.5us+/-0.3us；行同步脉冲宽度4.7us+/-0.2us；行消隐脉冲边沿时间0.3us+/-0.1us；行同步脉冲边沿建立时间0.3us+/-0.1us；前均衡脉冲序列持续时间2.5行；场同步齿脉冲序列持续时间2.5行，后均衡脉冲序列持续时间2.5行；均衡脉冲宽度2.35+/-0.1us；场同步齿脉冲宽度27.3us；场同步齿脉冲之间槽脉冲宽度4.7us+/-0.2us；场同步齿脉冲和均衡脉冲边沿建立时间0.2us+/-0.1us。
本发明步骤1中所述的cameralink(数据传输协议)转AXI4-Stream(总线协议)模块实现方法包括：该模块调用vivado(xilinx公司提供的开发工具)自带IP(IntellectualProperty core知识产权核)核实现，其中FIFO(First input First Output先入先出队列)深度设置为1024，输入数据8位，输出数据8位，视频格式选择mono/sensor(xilinx公司自定义的视频格式)。
本发明步骤2中所述的DDR3(一种计算机存储规格)内存写数据控制模块实现方式包括：该模块调用vivado(xilinx公司提供的开发工具)中的VDMA(Video Direct MemoryAccess视频直接访问器)核实现，其中数据缓存设置为缓存3帧。
VDMA(Video Direct Memory Access视频直接访问器)控制方法包括：PS(ProcessSystem处理***)部分通过寄存器配置的方式，告知VDMA(Video Direct Memory Access视频直接访问器)每一帧数据的存放的首地址以及数据存放方式。PS(Process System处理***)控制部分寄存器配置方法包括：通过寄存器S2MM_START_ADDRESS(高速存储部件编号)配置每一帧数据存放的首地址，缓存3帧需要配置三个首地址；通过寄存器S2MM_FRMDLY_STRIDE(高速存储部件编号)配置使数据逐行写入DDR3(一种计算机存储规格)。
本发明步骤3中所述的PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块实现方式包括：该模块调用vivado(xilinx公司提供的开发工具)中的VDMA(Video Direct Memory Access视频直接访问器)核实现，其中数据缓存设置为6帧。
VDMA(Video Direct Memory Access视频直接访问器)控制方法包括：PS(ProcessSystem处理***)部分通过寄存器配置的方式，告知VDMA(Video Direct Memory Access视频直接访问器)每一帧数据读取的首地址以及数据读取方式。PS(Process System处理***)部分寄存器控制方法包括：通过寄存器MM2S_START_ADDRESS(高速存储部件编号)配置每一帧数据读取的首地址，缓存6帧需要配置6个首地址；通过寄存器MM2S_FRMDLY_STRIDE(高速存储部件编号)配置是DDR3(一种计算机存储规格)中的数据隔行读出。
本发明步骤3中所述的cameralink(数据传输协议)内存读数据控制模块实现方式包括：该模块调用vivado(xilinx公司提供的开发工具)中的VDMA(Video Direct MemoryAccess视频直接访问器)核实现，其中数据缓存设置为3帧。
VDMA(Video Direct Memory Access视频直接访问器)控制方法包括：PS(ProcessSystem处理***)部分通过寄存器配置的方式，告知VDMA(Video Direct Memory Access视频直接访问器)每一帧数据读取的首地址以及数据读取方式。PS(Process System处理***)部分寄存器控制方法包括：通过寄存器MM2S_START_ADDRESS(高速存储部件编号)配置每一帧数据读取的首地址，缓存3帧需要配置3个首地址；通过寄存器MM2S_FRMDLY_STRIDE(高速存储部件编号)配置是DDR3(一种计算机存储规格)中的数据逐行读出。
本发明步骤4中所述的cameralink(数据传输协议)输出数据缓存模块实现方法包括：FIFO(First input First Output先入先出队列)模块以及FIFO(First input FirstOutput先入先出队列)时序控制模块。FIFO(First input First Output先入先出队列)模块调用vivado(xilinx公司提供的开发工具)自带的IP(Intellectual Property core知识产权核)核，FIFO(First input First Output先入先出队列)时序控制模块产生控制FIFO(First input First Output先入先出队列)的清零信号、读写使能信号、读写时钟。当FIFO(First input First Output先入先出队列)写使能信号为高电平，cameralink(数据传输协议)输出数据缓存模块以100兆的时钟将前端数据写入FIFO(First input First Output先入先出队列)；当FIFO(First input First Output先入先出队列)读使能信号为高电平时，cameralink(数据传输协议)输出数据缓存模块以30兆的时钟将数据从FIFO(Firstinput First Output先入先出队列)中读出；FIFO(First input First Output先入先出队列)清零信号由***复位模块提供，当清零信号有效时，清空FIFO(First input FirstOutput先入先出队列)。
本发明所述的***复位模块调用vivado(xilinx公司提供的开发工具)自带的IP(Intellectual Property core知识产权核)核实现，给PLL(Phase-Locked Loop锁相环路)模块、cameralink(数据传输协议)转AXI4_Stream(总线协议)模块、DDR3(一种计算机存储规格)内存写数据控制模块、PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块、cameralink(数据传输协议)内存读数据控制模块、PAL(帕尔制PhaseAlteration Line逐行倒向制)输出数据缓存模块、cameralink(数据传输协议)输出数据缓存模块提供复位信号。
本发明所述的PLL(Phase-Locked Loop锁相环路)模块调用vivado(xilinx公司提供的开发工具)自带的IP(Intellectual Property core知识产权核)核实现，IP(Intellectual Property core知识产权核)核设置为MMCM模式(xilinx公司自定义的一种模式)，该模块以PS(Process System处理***)部分提供的100兆***时钟作为基准时钟，产生13.5兆、30兆的时钟，分别给PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块与cameralink(数据传输协议)输出时序生成模块使用。
实施例
(1)本发明一种基于ZYNQ(赛灵思公司推出的芯片系列)平台实现的cameralink(数据传输协议)转PAL(帕尔制Phase Alteration Line逐行倒向制)制显示方法，输入为30兆的cameralink(数据传输协议)数据流，输出为13.5兆的PAL(帕尔制Phase AlterationLine逐行倒向制)制数据流与30兆的cameralink(数据传输协议)数据流，其实现思路如图1：将30兆的camerlink(数据传输协议)数据流转换为100兆的AXI4-Stream(总线协议)数据流，通过VDMA(Video Direct Memory Access视频直接访问器)存入DDR3(一种计算机存储规格)进行缓存，再由VDMA(Video Direct Memory Access视频直接访问器)分两路将数据从DDR3(一种计算机存储规格)中读出，DDR3(一种计算机存储规格)中读出的两路数据分别进行数据缓存，使100兆的数据流转换为13.5兆与30兆的数据流，最后分别进行PAL(帕尔制Phase Alteration Line逐行倒向制)制编码与cameralink(数据传输协议)编码。
(2)首先对本发明方法进行描述：
本发明是一种基于ZYNQ(赛灵思公司推出的芯片系列)平台实现的cameralink(数据传输协议)转PAL(帕尔制Phase Alteration Line逐行倒向制)制显示方法，实施流程如图1所示，将30兆的camerlink(数据传输协议)数据流转换为100兆的AXI4-Stream(总线协议)数据流，通过VDMA(Video Direct Memory Access视频直接访问器)存入DDR3(一种计算机存储规格)进行缓存，再由VDMA(Video Direct Memory Access视频直接访问器)分两路将数据从DDR3(一种计算机存储规格)中读出，DDR3(一种计算机存储规格)中读出的两路数据分别进行数据缓存，使100兆的数据流转换为13.5兆与30兆的数据流，最后分别进行PAL(帕尔制Phase Alteration Line逐行倒向制)制编码与cameralink(数据传输协议)编码。
(3)结合图2，本发明是一种基于ZYNQ(赛灵思公司推出的芯片系列)平台实现的cameralink(数据传输协议)转PAL(帕尔制Phase Alteration Line逐行倒向制)制显示方法，具体实施步骤如下：
步骤1，前端图像采集设备输出的cameralink(数据传输协议)数据流以30兆的时钟写入cameralink(数据传输协议)转AXI4-Stream(总线协议)模块。该模块调用vivado(xilinx公司提供的开发工具)自带IP(Intellectual Property core知识产权核)核实现，IP(Intellectual Property core知识产权核)核名称为Video In to AXI4-Stream(IP核名称)。
步骤2，cameralink(数据传输协议)转AXI4-Stream(总线协议)模块将30兆的数据流转换成100兆数据流读出，并写入DDR3(一种计算机存储规格)内存写数据控制模块，DDR3(一种计算机存储规格)内存写数据控制模块将数据写入DDR3(一种计算机存储规格)。DDR3(一种计算机存储规格)内存写数据控制模块调用VDMA(Video Direct Memory Access视频直接访问器)核实现，帧缓存设置为缓存3帧，将数据逐行写入DDR3(一种计算机存储规格)。由PS(Process System处理***)部分通过寄存器S2MM_START_ADDRESS(高速存储部件编号)配置每一帧数据存放的首地址，缓存3帧需要配置三个首地址；通过寄存器S2MM_FRMDLY_STRIDE(高速存储部件编号)配置使数据逐行写入DDR3(一种计算机存储规格)。
步骤3，DDR3(一种计算机存储规格)中的数据读出时分两路数据流，一路用于PAL(帕尔制Phase Alteration Line逐行倒向制)制显示，一路用于cameralink(数据传输协议)显示，其中，PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块以100兆的速度从DDR3(一种计算机存储规格)中读出数据，并传输给PAL(帕尔制PhaseAlteration Line逐行倒向制)输出数据缓存模块；cameralink(数据传输协议)内存读数据控制模块以100兆的速度从DDR3(一种计算机存储规格)中读出数据，并输出数据给cameralink(数据传输协议)数据缓存模块。
PAL(帕尔制Phase Alteration Line逐行倒向制)内存读数据控制模块调用VDMA(Video Direct Memory Access视频直接访问器)核实现，帧缓存设置为6帧，将数据隔行从DDR3(一种计算机存储规格)中读出。
由PS部分通过寄存器MM2S_START_ADDRESS(高速存储部件编号)配置每一帧数据读取的首地址，缓存6帧需要配置6个首地址；通过寄存器MM2S_FRMDLY_STRIDE(高速存储部件编号)配置是DDR3(一种计算机存储规格)中的数据隔行读出。
cameralink(数据传输协议)内存读数据控制模块调用VDMA(Video DirectMemory Access视频直接访问器)核实现，帧缓存设置为3帧，将数据逐行从DDR3(一种计算机存储规格)中读出。
由PS(Process System处理***)部分通过寄存器MM2S_START_ADDRESS(高速存储部件编号)配置每一帧数据读取的首地址，缓存3帧需要配置3个首地址；通过寄存器MM2S_FRMDLY_STRIDE(高速存储部件编号)配置是DDR3(一种计算机存储规格)中的数据逐行读出。
步骤4，PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块用13.5兆时钟将数据写入PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块；cameralink(数据传输协议)输出数据缓存模块用30兆时钟将数据写入cameralink(数据传输协议)输出时序生成模块。
PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块实现方法包括：FIFO(First input First Output先入先出队列)模块以及FIFO(First input FirstOutput先入先出队列)时序控制模块。FIFO(First input First Output先入先出队列)模块调用vivado(xilinx公司提供的开发工具)自带的IP(Intellectual Property core知识产权核)核，FIFO(First input First Output先入先出队列)时序控制模块产生控制FIFO(First input First Output先入先出队列)的清零信号、读写使能信号、读写时钟。当FIFO(First input First Output先入先出队列)写使能信号为高电平，PAL(帕尔制PhaseAlteration Line逐行倒向制)输出数据缓存模块以100兆的时钟将前端数据写入FIFO(First input First Output先入先出队列)；当FIFO(First input First Output先入先出队列)读使能信号为高电平时，PAL(帕尔制Phase Alteration Line逐行倒向制)输出数据缓存模块以13.5兆的时钟将数据从FIFO(First input First Output先入先出队列)中读出；FIFO(First input First Output先入先出队列)清零信号由***复位模块提供，当清零信号有效时，清空FIFO(First input First Output先入先出队列)。
步骤5，PAL(帕尔制Phase Alteration Line逐行倒向制)输出时序生成模块将前端送来的数据流打包成满足PAL(帕尔制Phase Alteration Line逐行倒向制)显示时序要求的数据流，并且根据PAL(帕尔制Phase Alteration Line逐行倒向制)显示控制信号的时序要求，产生相应的行场信号与消隐信号等控制信号。
本发明提供了基于ZYNQ(赛灵思公司推出的芯片系列)的cameralink(数据传输协议)转帕尔制的方法，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部分均可用现有技术加以实现。

Claims (10)

1.基于ZYNQ的cameralink转帕尔制的方法，其特征在于，包括如下模块：cameralink转AXI4-Stream模块、***复位模块、PLL模块、内存写数据控制模块、PAL内存读数据控制模块、cameralink内存读数据控制模块、PAL输出数据缓存模块、cameralink输出数据缓存模块、PAL输出时序生成模块、cameralink输出时序生成模块，具体实现步骤如下：
步骤1，前端图像采集设备输出的cameralink数据流以固定频率f1写入cameralink转AXI4-Stream模块，***复位模块为除cameralink转AXI4-Stream模块以外的其余模块提供复位信号；
步骤2，cameralink转AXI4-Stream模块将固定频率f1的数据流转换成100MHZ的AXI4-Stream数据流读出，并写入内存写数据控制模块的内存中；
步骤3，内存中的数据读出时分两路数据流，一路用于PAL制显示，一路用于cameralink显示，其中，PAL内存读数据控制模块以100MHZ的速度从内存中读出数据，并传输给PAL输出数据缓存模块；cameralink内存读数据控制模块以100MHZ的速度从内存中读出数据，并输出数据给cameralink数据缓存模块；
步骤4，PAL输出数据缓存模块用固定频率f2将数据写入PAL输出时序生成模块；cameralink输出数据缓存模块用固定频率f1将数据写入cameralink输出时序生成模块，其中固定频率f2的时钟由PLL模块提供；
步骤5，PAL输出时序控制模块根据PAL制显示的时序要求，产生行场信号与消隐信号；根据产生的行场信号与消隐信号调整前端数据流的时序，形成标准的PAL制数据流。
2.根据权利要求1所述的方法，其特征在于，所述cameralink转AXI4-Stream模块调用vivado自带IP核将cameralink数据流转换成AXI4-Stream数据流，其中FIFO深度设置为1024，输入数据8位，输出数据8位。
3.根据权利要求2所述的方法，其特征在于，所述内存写数据控制模块调用vivado中的VDMA核将数据写入内存中，其中数据缓存设置为缓存n帧。
4.根据权利要求3所述的方法，其特征在于，所述内存写数据控制模块中VDMA核的控制步骤包括：PS处理***部分通过寄存器配置的方式，告知VDMA核每一帧数据的存放的首地址以及数据存放方式。
5.根据权利要求4所述的方法，其特征在于，所述内存写数据控制模块中VDMA核的寄存器配置方法包括：通过寄存器S2MM_START_ADDRESS配置每一帧数据存放的首地址，缓存n帧需要配置n个首地址；通过寄存器S2MM_FRMDLY_STRIDE配置使数据逐行写入内存写数据控制模块的内存中。
6.根据权利要求5所述的方法，其特征在于，所述PAL内存读数据控制模块调用vivado中的VDMA核实现读取内存中的数据，其中数据缓存设置为2n。
7.根据权利要求6所述的方法，其特征在于，所述PAL内存读数据控制模块中的读VDMA核控制方法包括：PS部分通过寄存器配置的方式，告知VDMA每一帧数据读取的首地址以及数据读取方式。
8.根据权利要求7所述的方法，其特征在于，所述PAL内存读数据控制模块中VDMA核的PS部分寄存器控制方法包括：通过寄存器MM2S_START_ADDRESS配置每一帧数据读取的首地址，缓存2n帧需要配置2n个首地址；通过寄存器MM2S_FRMDLY_STRIDE配置是DDR3中的数据逐行读出。
9.根据权利要求8所述的方法，其特征在于，所述cameralink内存读数据控制模块调用vivado中的VDMA核实现以100MHZ的速度从内存中读出数据，并输出数据给cameralink数据缓存模块，其中数据缓存设置为n帧。
10.根据权利要求9所述的方法，其特征在于，所述cameralink内存读数据控制模块中的读核控制方法包括：PS部分通过寄存器配置的方式，告知VDMA每一帧数据读取的首地址以及数据读取方式；
VDMA核的PS部分寄存器控制方法包括：通过寄存器MM2S_START_ADDRESS配置每一帧数据读取的首地址，缓存n帧需要配置n个首地址；通过寄存器MM2S_FRMDLY_STRIDE配置是DDR3中的数据逐行读出；
所述PAL输出数据缓存模块包括第一FIFO模块以及第一FIFO时序控制模块，所述第一FIFO模块调用vivado自带的IP核，所述第一FIFO时序控制模块产生控制FIFO的清零信号、读写使能信号、读写时钟，当FIFO写使能信号为高电平，PAL输出数据缓存模块以100MHZ的时钟将前端数据写入FIFO；当FIFO读使能信号为高电平时，PAL输出数据缓存模块以13.5MHZ的时钟将数据从FIFO中读出；FIFO清零信号由***复位模块提供，当清零信号有效时，清空FIFO；
所述cameralink输出数据缓存模块包括第二FIFO模块以及第二FIFO时序控制模块，所述第二FIFO模块调用vivado自带的IP核，所述第二FIFO时序控制模块产生控制FIFO的清零信号、读写使能信号、读写时钟；当FIFO写使能信号为高电平，cameralink输出数据缓存模块以100MHZ的时钟将前端数据写入FIFO；当FIFO读使能信号为高电平时，cameralink输出数据缓存模块以30MHZ的时钟将数据从FIFO中读出；FIFO清零信号由***复位模块提供，当清零信号有效时，清空FIFO；
所述***复位模块调用vivado自带的IP核，给PLL模块、cameralink转AXI4_Stream模块、内存写数据控制模块、PAL内存读数据控制模块、cameralink内存读数据控制模块、PAL输出数据缓存模块、cameralink输出数据缓存模块提供复位信号；
所述PLL模块实现方式是调用vivado自带的IP核，PLL模块以PS部分提供的100MHZ***时钟作为基准时钟，产生13.5MHZ、30MHZ的时钟，分别给PAL输出时序生成模块与cameralink输出时序生成模块使用。
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