CN109273426A - 封装结构及其制造方法 - Google Patents
封装结构及其制造方法 Download PDFInfo
- Publication number
- CN109273426A CN109273426A CN201710587742.2A CN201710587742A CN109273426A CN 109273426 A CN109273426 A CN 109273426A CN 201710587742 A CN201710587742 A CN 201710587742A CN 109273426 A CN109273426 A CN 109273426A
- Authority
- CN
- China
- Prior art keywords
- layer
- chip
- line layer
- sealing
- composite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 279
- 239000002131 composite material Substances 0.000 claims abstract description 63
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 55
- 239000011147 inorganic material Substances 0.000 claims abstract description 55
- 239000000615 nonconductor Substances 0.000 claims abstract description 55
- 239000011368 organic material Substances 0.000 claims abstract description 55
- 238000007789 sealing Methods 0.000 claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 239000011241 protective layer Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 41
- 239000011347 resin Substances 0.000 claims description 38
- 229920005989 resin Polymers 0.000 claims description 38
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 15
- 229910010293 ceramic material Inorganic materials 0.000 claims description 13
- 238000000227 grinding Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000003822 epoxy resin Substances 0.000 claims description 7
- 229920000647 polyepoxide Polymers 0.000 claims description 7
- 229920001721 polyimide Polymers 0.000 claims description 6
- -1 polysiloxane Polymers 0.000 claims description 6
- 125000003903 2-propenyl group Chemical group [H]C([*])([H])C([H])=C([H])[H] 0.000 claims description 5
- 239000004925 Acrylic resin Substances 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 5
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Chemical compound C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- 229920000768 polyamine Polymers 0.000 claims description 5
- 229920001296 polysiloxane Polymers 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- CERQOIWHTDAKMF-UHFFFAOYSA-M Methacrylate Chemical compound CC(=C)C([O-])=O CERQOIWHTDAKMF-UHFFFAOYSA-M 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000003292 glue Substances 0.000 claims description 2
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 claims 2
- 238000000034 method Methods 0.000 description 22
- 239000000919 ceramic Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 239000010949 copper Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- 229920000106 Liquid crystal polymer Polymers 0.000 description 3
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 3
- 150000001336 alkenes Chemical class 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- JRZJOMJEPLMPRA-UHFFFAOYSA-N olefin Natural products CCCCCCCC=C JRZJOMJEPLMPRA-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005728 strengthening Methods 0.000 description 3
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 239000005416 organic matter Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229920003192 poly(bis maleimide) Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000009755 vacuum infusion Methods 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000002320 enamel (paints) Substances 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 238000005470 impregnation Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
- H01L21/481—Insulating layers on insulating parts, with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明公开了一种封装结构及其制造方法,封装结构包括金属层、非导体无机材料与有机材料的复合层、封胶、晶片、线路层结构以及绝缘保护层。非导体无机材料与有机材料的复合层配置于金属层上。封胶结合于非导体无机材料与有机材料的复合层上。晶片嵌埋于封胶中,且晶片具有多个电极垫。线路层结构形成于封胶以及晶片上。线路层结构包括至少一个介电层以及至少一个线路层,介电层具有多个导电盲孔,线路层位于介电层上,且最底层的线路层通过导电盲孔电性连接于电极垫。绝缘保护层形成于线路层结构上。绝缘保护层具有多个开口,使得线路层结构的部分表面外露于开口中。本发明可强化整体的结构强度,以防止翘曲现象产生。
Description
技术领域
本发明是有关于一种封装结构及其制造方法。
背景技术
随着半导体封装技术的演进,除了传统打线式(Wire bonding)半导体封装技术以外,目前半导体装置(Semiconductor device)已开发出不同的封装型态,例如直接在封装基板(package substrate)中嵌埋并电性整合具有集成电路的半导体晶片,以缩减整体体积并提升电性功能。
为了符合缩短导线长度及降低整体结构厚度、及因应高频化、微小化的趋势要求,遂发展出于无核心层(coreless)的承载板上对嵌埋晶片基板进行加工的方法。然而,由于无核心层的承载板缺乏硬质的核心板体作支撑,导致强度不足,因而整体结构容易发生翘曲(warpage)现象。
发明内容
有鉴于此,本发明的一目的在于提出一种可强化整体的结构强度,以防止翘曲现象产生的封装结构及其制造方法。
为了达到上述目的,依据本发明的一实施方式,一种封装结构,包括金属层、非导体无机材料与有机材料的复合层、封胶、晶片、线路层结构以及绝缘保护层。非导体无机材料与有机材料的复合层配置于金属层上。封胶结合于非导体无机材料与有机材料的复合层上。晶片嵌埋于封胶中,且晶片具有多个电极垫,电极垫外露于封胶。线路层结构形成于封胶以及晶片上。线路层结构包括至少一个介电层以及至少一个线路层,介电层具有多个导电盲孔,线路层位于介电层上,并延伸至导电盲孔中,且最底层的线路层通过导电盲孔电性连接于电极垫。绝缘保护层形成于线路层结构上。绝缘保护层具有多个开口,使得线路层结构的部分表面外露于开口中。
在本发明的一个或多个实施方式中,上述的晶片具有晶片底面,晶片底面外露于封胶。
在本发明的一个或多个实施方式中,上述的非导体无机材料与有机材料的复合层的材质包括由陶瓷材料与高分子材料所组成的复合材料。
在本发明的一个或多个实施方式中,上述的陶瓷材料包括氧化锆、氧化铝、氮化硅、碳化硅、氧化硅或前述的组合,而该高分子材料包括环氧树脂、聚亚酰胺、液晶聚合物、甲基丙烯酸酯型树脂、乙烯苯基型树脂、烯丙基型树脂、聚丙烯酸酯型树脂、聚醚型树脂、聚烯烃型树脂、聚胺型树脂、聚硅氧烷型树脂或前述的组合。
在本发明的一个或多个实施方式中,上述的非导体无机材料与有机材料的复合层为仿珍珠层。
依据本发明的另一实施方式,一种封装结构的制造方法包括下列步骤。首先,提供承载板,承载板包括具有相对两表面的支持层、配置于两表面上的剥离层,以及配置于剥离层上的金属层。接着,在金属层上配置非导体无机材料与有机材料的复合层。然后,在非导体无机材料与有机材料的复合层上结合嵌埋晶片基板,其中嵌埋晶片基板包括多个晶片以及封胶,晶片嵌埋于封胶中,且晶片具有多个电极垫,电极垫外露于封胶。接着,在嵌埋晶片基板上形成线路层结构,其中线路层结构包括至少一个介电层以及至少一个线路层,其中介电层具有多个导电盲孔,线路层位于介电层上,并延伸至该些导电盲孔中,且最底层的线路层通过导电盲孔电性连接于电极垫。然后,在线路层结构上形成绝缘保护层,其中绝缘保护层具有多个开口,使得线路层结构的部分表面外露于开口中。最后,移除支持层以及剥离层以形成两个封装基板,以及切割封装基板,以得到多个封装结构。
在本发明的一个或多个实施方式中,上述的封胶具有封胶底面,晶片具有晶片底面,上述的在各非导体无机材料与有机材料的复合层上结合各嵌埋晶片基板的步骤包括下列步骤。研磨封胶底面至外露出晶片底面,以形成研磨后的嵌埋晶片基板;以及结合研磨后的嵌埋晶片基板于非导体无机材料与有机材料的复合层上。
在本发明的一个或多个实施方式中,上述的非导体无机材料与有机材料的复合层的材质包括由陶瓷材料与高分子材料所组成的复合材料。
在本发明的一个或多个实施方式中,上述的陶瓷材料包括氧化锆、氧化铝、氮化硅、碳化硅、氧化硅或前述的组合,而该高分子材料包括环氧树脂、聚亚酰胺、液晶聚合物、甲基丙烯酸酯型树脂、乙烯苯基型树脂、烯丙基型树脂、聚丙烯酸酯型树脂、聚醚型树脂、聚烯烃型树脂、聚胺型树脂、聚硅氧烷型树脂或前述的组合。
在本发明的一个或多个实施方式中,上述的非导体无机材料与有机材料的复合层为仿珍珠层。
综上所述,本发明的封装结构及其制造方法是在非导体无机材料与有机材料的复合层上形成封装基板,也就是说,可将非导体无机材料与有机材料的复合层视为强化层,其相较于一般的介电层及封装材料具有较高的硬度。因此,本发明的封装结构及其制造方法可通过非导体无机材料与有机材料的复合层来强化整体的结构强度,以防止承载板产生翘曲现象,借此不但可以提升工艺合格率,也能提升封装结构的可靠度。
以上所述仅是用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等,本发明的具体细节将在下文的实施方式及相关附图中详细介绍。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂,结合附图说明如下:
图1A~图1G为本发明一实施方式的封装结构的制造方法的各步骤的剖面图。
图2A~图2B为本发明另一实施方式的封装结构的制造方法的局部步骤的剖面图。
图3为根据图2A~图2B的制造方法所得到的封装结构的剖面图。
具体实施方式
以下将以附图公开本发明的多个实施方式,为明确说明起见,许多实务上的细节将在以下叙述中一并说明。然而,应了解到,这些实务上的细节不应用以限制本发明。也就是说,在本发明部分实施方式中,这些实务上的细节是非必要的。此外,为简化附图起见,一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。
图1A~图1G为本发明一实施方式的封装结构18的制造方法的各步骤的剖面图。首先,如图1A所示,提供承载板10,承载板10包括具有相对两表面100A、100B的支持层100、配置于相对两表面100A、100B上的剥离层102,以及配置于剥离层102上的金属层104。支持层100的材质例如可以是双顺丁烯二酸酰亚胺/三氮阱(Bismaleimide triazine,BT)等的有机聚合材料,且支持层100也可为相对两表面100A、100B全面结合有介电材(例如为预浸材(prepreg))的铜箔基板(Copper Clad Laminate,CCL)(图未示)。剥离层102可为离型膜(release film),或者可运用其他技术来提供剥离层102,如:Mitsui、Nippon-Denk、Furukawa、或Olin等公司所提供的铜箔结合剥离层等材料。金属层104的厚度可选自1微米至10微米的范围,且金属层104的材质可为铜。
在一些实施方式中,支持层100的相对两表面100A、100B与剥离层102之间也可包括另一金属层,且该另一金属层的厚度可选自5微米至40微米的范围,其材料可相同或不同于金属层104,例如可为铜。
接着,如图1B所示,在金属层104上配置非导体无机材料与有机材料的复合层106。
进一步来说,本实施例的非导体无机材料与有机材料的复合层106的材质例如是由陶瓷材料与高分子材料所组成的复合材料,其中陶瓷材料包括氧化锆、氧化铝、氮化硅、碳化硅、氧化硅或前述的组合,而高分子材料包括环氧树脂、聚亚酰胺、液晶聚合物、甲基丙烯酸酯型树脂、乙烯苯基型树脂、烯丙基型树脂、聚丙烯酸酯型树脂、聚醚型树脂、聚烯烃型树脂、聚胺型树脂、聚硅氧烷型树脂或前述的组合。陶瓷材料可以是陶瓷层片或陶瓷粉末,但本实施例的陶瓷材料并不以此为限。
在陶瓷粉末实施例中,非导体无机材料与有机材料的复合层106的制作方法可运用真空浸渍技术将高分子材料浸渗于陶瓷粉末中,以制备出由陶瓷粉末与高分子材料组成的复合材料所构成的非导体无机材料与有机材料的复合层106。高分子材料例如是环氧系树脂和酰亚胺系树脂的感光性树脂组合物的实施例中,例如通过热压合或者真空浸渍后照射紫外光及加热的方式将非导体无机材料与有机材料的复合层106配置于金属层104上。
在陶瓷层片实施例中,非导体无机材料与有机材料的复合层106的制作方法可运用真空浸渍技术将高分子材料浸渗于陶瓷层片中,以制备出由陶瓷层片与高分子材料组成的复合材料所构成的非导体无机材料与有机材料的复合层106。然而,本实施例的非导体无机材料与有机材料的复合层106的制造方法并不以此为限,也可采用其他能够使高分子材料与陶瓷材料形成复合材料的方法。在陶瓷层片实施例中,更详细而言,非导体无机材料与有机材料的复合层106包含有机质与无机物的复合组成(例如高分子材料与陶瓷层片的复合组成),基于有机质对无机物的黏附作用,非导体无机材料与有机材料的复合层106的陶瓷层片具有片状、砖状或其组合排列的微观层叠结构,这种排列抑制了横向破裂力量的传导,进而显著地增加其坚硬度。如此一来,使得材质坚固而具有弹性,能够提高陶瓷强度并改善陶瓷脆性,同时具有极好的韧性。非导体无机材料与有机材料的复合层106可为仿珍珠层(imitation nacreous layer)。
此处,非导体无机材料与有机材料的复合层106的杨氏系数例如为介于20GPa至100GPa之间。相较于公知常用的介电层(其杨氏系数不大于10GPa)以及封装材料(其杨氏系数不大于20GPa)而言,本实施例的非导体无机材料与有机材料的复合层106具有极好的硬度,可有效强化封装结构的结构强度。
然后,如图1C所示,在非导体无机材料与有机材料的复合层106上结合嵌埋晶片基板12,其中嵌埋晶片基板12包括多个晶片120以及封胶122,这些晶片120嵌埋于封胶122中,且各个晶片120具有多个电极垫120P,电极垫120P外露于封胶122。
在非导体无机材料与有机材料的复合层106上结合嵌埋晶片基板12的方法例如可通过粘着层(图未示)来进行。具体而言,可先将粘着层粘着于嵌埋晶片基板12的基板底面12S,再将嵌埋晶片基板12结合于非导体无机材料与有机材料的复合层106上。上述的粘着层可包括散热性强或耐高温的散热剂,但本发明不以此为限。
接着,如图1D~图1E所示,在嵌埋晶片基板12上形成线路层结构14,其中各个线路层结构14包括至少一个介电层以及至少一个线路层,各个介电层具有多个导电盲孔,各个线路层分别位于各个介电层上,并延伸至导电盲孔中,且最底层的线路层通过导电盲孔电性连接于电极垫120P。
构成线路层结构14的最小单位为至少一个介电层以及至少一个线路层,本发明所属技术领域中的技术人员可以视实际需要弹性选择介电层以及线路层的层数。在本实施方式中,将以线路层结构14包括两层介电层(第一介电层108、第二介电层208)以及两层线路层(第一线路层110、第二线路层210)为例说明。
首先,如图1D所示,在嵌埋晶片基板12上形成第一介电层108,其中各个第一介电层108具有多个第一导电盲孔108H。第一介电层108的材质可包含树脂与玻璃纤维。树脂可为酚醛树脂、环氧树脂、聚亚酰胺树脂或聚四氟乙烯。或者,第一介电层108的材质也可包含感光介电材(PhotoimageableDielectric,PID)。第一介电层108的形成方法例如可为层压(Lamination)。第一导电盲孔108H的形成方法包括但不限于对第一介电层108用激光烧蚀(Laser ablation),或是第一介电层108的材质选用感光介电材以曝光显影形成第一导电盲孔108H。
请继续参照图1D。然后,在第一介电层108上形成第一线路层110,第一线路层110并延伸至第一导电盲孔108H中,使得第一线路层110通过第一导电盲孔108H电性连接于电极垫120P。第一线路层110的形成方法例如可为:首先在第一介电层108上形成例如是干膜的光阻层(图未示),光阻层再经由微影工艺而图案化露出部分第一介电层108,之后再进行电镀工艺与光阻层的移除工艺而形成第一线路层110。第一线路层110的材质例如可为铜。
在一些实施方式中,可于形成第一线路层110之前,先在第一介电层108上形成晶种层(seed layer)。晶种层可为单层结构或是由不同材料的子层所组成的多层结构,例如可为包含钛层以及位于钛层上的铜层的金属层。晶种层的形成方法包括但不限于物理方式,例如溅镀钛铜,或者化学方式,例如化镀钯铜加电镀铜。
接着,如图1E所示,在第一介电层108以及第一线路层110上形成第二介电层208,其中第二介电层208具有多个第二导电盲孔208H。然后,在第二介电层208上形成第二线路层210,第二线路层210并延伸至第二导电盲孔208H中,使得第二线路层210通过第二导电盲孔208H电性连接于第一线路层110。
如此,即在嵌埋晶片基板12上形成了线路层结构14,其中线路层结构14包括第一介电层108、第一线路层110、第二介电层208以及第二线路层210。第一介电层108具有多个第一导电盲孔108H,第一线路层110通过第一导电盲孔108H电性连接于电极垫120P。第二介电层208具有多个第二导电盲孔208H,第二线路层210通过第二导电盲孔208H电性连接于第一线路层110。也就是说,线路层结构14包括至少一个介电层(第一介电层108、第二介电层208)以及至少一个线路层(第一线路层110、第二线路层210),各个介电层具有多个导电盲孔(第一导电盲孔108H、第二导电盲孔208H),各个线路层分别位于各个介电层上,并延伸至导电盲孔中,且最底层的线路层(第一线路层110)通过导电盲孔(第一导电盲孔108H)电性连接于电极垫120P。
有关第二介电层208、第二线路层210以及第二导电盲孔208H的形成方法和材质例如可分别与前述第一介电层108、第一线路层110以及第一导电盲孔108H的形成方法和材质相同,在此不再赘述。此外,于第二线路层210形成之前,也可先在第二介电层208上形成前述的晶种层,在此不再赘述。
请继续参照图1E。然后,在线路层结构14上形成绝缘保护层112,其中各个绝缘保护层112具有多个开口112O,使得线路层结构14的部分表面外露于开口112O中。具体而言,如图1E所示,线路层结构14最外层的第二线路层210的部分表面外露于开口112O中。
绝缘保护层112的材质可为防焊材料,也可为树脂材料,例如环氧树脂。或者,绝缘保护层112的材质也可与上述第一介电层108或第二介电层208的材质一致。绝缘保护层112的形成方法可为贴合、印刷或涂布等方式。
接着,如图1F所示,移除支持层100以及剥离层102以形成两封装基板16。因此,相较于传统单面制作容易因为结构的不对称而导致发生翘曲现象,本实施方式通过同时在支持层100的相对两表面100A、100B上进行相同工艺来形成上下对称的两封装基板16,可以避免支持层100两端发生翘曲现象,以提升整体封装结构的可靠度。
最后,如图1G所示,切割封装基板16,以得到多个封装结构18。由此可知,若每个封装基板16能够产生N个封装结构18,则经由图1A~图1F的制造方法所形成的两个封装基板16就能产生2N个封装结构18,因而能够有效地提升产品生产的数量。
如此,即完成了本实施方式的封装结构18,其包括:金属层104、非导体无机材料与有机材料的复合层106、封胶122、晶片120、线路层结构14以及绝缘保护层112。非导体无机材料与有机材料的复合层106配置于金属层104上。封胶122结合于非导体无机材料与有机材料的复合层106上。晶片120嵌埋于封胶122中,且晶片120具有多个电极垫120P,电极垫120P外露于封胶122。线路层结构14形成于封胶122以及晶片120上。线路层结构14包括至少一个介电层以及至少一个线路层,介电层具有多个导电盲孔,线路层位于介电层上,并延伸至导电盲孔中,且最底层的线路层通过导电盲孔电性连接于电极垫120P。绝缘保护层112形成于线路层结构14上。绝缘保护层112具有多个开口112O,使得线路层结构14的部分表面外露于开口112O中。
本发明的封装结构18及其制造方法是在非导体无机材料与有机材料的复合层106上形成封装基板16,也就是说,可将非导体无机材料与有机材料的复合层106视为强化层,其相较于一般的介电层及封装材料具有较高的硬度。因此,本发明的封装结构18及其制造方法可通过非导体无机材料与有机材料的复合层106来强化整体的结构强度,以防止承载板产生翘曲现象,借此不但可以提升工艺合格,也能提升封装结构18的可靠度。
不仅如此,由于封装结构18的底部具有金属层104,因此晶片120所产生的热能可以通过金属层104的传导而排除,进而达到散热的效果。
图2A~图2B为本发明另一实施方式的封装结构18A的制造方法的局部步骤的剖面图。图3为根据图2A~图2B的制造方法所得到的封装结构18A的剖面图。本实施方式的封装结构18A的制造方法与上述的封装结构18的制造方法相似,两者的差异在于:结合嵌埋晶片基板12于非导体无机材料与有机材料的复合层106上的步骤还包括研磨封胶底面122S至外露出晶片底面120S的子步骤。
请同时参照图2A以及图1C。本实施方式与图1C所示的步骤的差异在于,在将嵌埋晶片基板12结合于非导体无机材料与有机材料的复合层106上之前,研磨封胶底面122S至外露出晶片底面120S,以形成研磨后的嵌埋晶片基板12A。研磨封胶底面122S的方法例如可为化学机械研磨(Chemical-Mechanical Polishing,CMP)。
接着,如图2B所示,在非导体无机材料与有机材料的复合层106上结合研磨后的嵌埋晶片基板12A。也就是说,当研磨后的嵌埋晶片基板12A结合至非导体无机材料与有机材料的复合层106上时,晶片底面120S是外露于封胶122的。
此处在非导体无机材料与有机材料的复合层106上结合研磨后的嵌埋晶片基板12A的方法例如可通过粘着层(图未示)来进行,具体步骤可参考前一个实施方式,在此不再赘述。
然后,再接续图1D~图1G的步骤即可得到如图3所示的封装结构18A。在本实施方式中,由于晶片底面120S外露于封胶122,不但使金属层104能够更有效地传导晶片120所产生的热能,进一步提升了散热效果,同时也减少了封装结构18A的厚度,有利于产品的薄型化设计。
由以上对在本发明的具体实施方式的详述,可以明显地看出,本发明的封装结构及其制造方法系在非导体无机材料与有机材料的复合层上形成封装基板,也就是说,可将非导体无机材料与有机材料的复合层视为一强化层,其相较于一般的介电层及封装材料具有较高的硬度。因此,本发明的封装结构及其制造方法可通过非导体无机材料与有机材料的复合层来强化整体的结构强度,以防止承载板产生翘曲现象,借此不但可以提升工艺合格率,也能提升封装结构的可靠度。
虽然本发明已以实施方式公开如上,然其并不用以限定本发明,任何所属技术领域的技术人员,在不脱离本发明的精神和范围内,当可作各种的更动与润饰,因此本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种封装结构,其特征在于,包括:
金属层;
非导体无机材料与有机材料的复合层,配置于所述金属层上;
封胶,结合于所述非导体无机材料与有机材料的复合层上;
晶片,嵌埋于所述封胶中,且所述晶片具有多个电极垫,所述多个电极垫外露于所述封胶;
线路层结构,形成于所述封胶以及所述晶片上,其中所述线路层结构包括至少一个介电层以及至少一个线路层,所述介电层具有多个导电盲孔,所述线路层位于所述介电层上,并延伸至所述多个导电盲孔中,且最底层的所述线路层通过所述多个导电盲孔电性连接于所述多个电极垫;以及
绝缘保护层,形成于所述线路层结构上,其中所述绝缘保护层具有多个开口,使得所述线路层结构的部分表面外露于所述多个开口中。
2.如权利要求1所述的封装结构,其特征在于,所述晶片具有晶片底面,所述晶片底面外露于所述封胶。
3.如权利要求1至2中任一项所述的封装结构,其特征在于,所述非导体无机材料与有机材料的复合层的材质包括由陶瓷材料与高分子材料所组成的复合材料。
4.如权利要求3所述的封装结构,其特征在于,所述陶瓷材料包括氧化锆、氧化铝、氮化硅、碳化硅、氧化硅或前述的组合,而所述高分子材料包括环氧树脂、聚亚酰胺、液晶聚合物、甲基丙烯酸酯型树脂、乙烯苯基型树脂、烯丙基型树脂、聚丙烯酸酯型树脂、聚醚型树脂、聚烯烃型树脂、聚胺型树脂、聚硅氧烷型树脂或前述的组合。
5.如权利要求1所述的封装结构,其特征在于,所述非导体无机材料与有机材料的复合层为仿珍珠层。
6.一种封装结构的制造方法,其特征在于,包括:
提供承载板,所述承载板包括具有相对两表面的支持层、配置于各所述两表面上的剥离层,以及配置于各所述剥离层上的金属层;
在各所述金属层上配置非导体无机材料与有机材料的复合层;
在各所述非导体无机材料与有机材料的复合层上结合嵌埋晶片基板,其中各所述多个嵌埋晶片基板包括多个晶片以及封胶,所述多个晶片嵌埋于所述封胶中,且各所述晶片具有多个电极垫,所述多个电极垫外露于所述封胶;
在各所述嵌埋晶片基板上形成线路层结构,其中各所述线路层结构包括至少一个介电层以及至少一个线路层,所述介电层具有多个导电盲孔,所述线路层位于所述介电层上,并延伸至所述多个导电盲孔中,且最底层的所述线路层通过所述多个导电盲孔电性连接于所述多个电极垫;
在各所述线路层结构上形成绝缘保护层,其中各所述绝缘保护层具有多个开口,使得各所述线路层结构的部分表面外露于所述多个开口中;
移除所述支持层以及所述多个剥离层以形成两封装基板;以及
切割各所述封装基板,以得到多个封装结构。
7.如权利要求6所述的制造方法,其特征在于,各所述封胶具有封胶底面,各所述晶片具有晶片底面,其中在各所述非导体无机材料与有机材料的复合层上结合各所述嵌埋晶片基板的步骤包括:
研磨所述封胶底面至外露出所述晶片底面,以形成研磨后的嵌埋晶片基板;以及
在各所述非导体无机材料与有机材料的复合层上结合所述研磨后的嵌埋晶片基板。
8.如权利要求6至7中任一项所述的制造方法,其特征在于,各所述非导体无机材料与有机材料的复合层的材质包括由陶瓷材料与高分子材料所组成的复合材料。
9.如权利要求8所述的制造方法,其特征在于,所述陶瓷材料包括氧化锆、氧化铝、氮化硅、碳化硅、氧化硅或前述的组合,而所述高分子材料包括环氧树脂、聚亚酰胺、液晶聚合物、甲基丙烯酸酯型树脂、乙烯苯基型树脂、烯丙基型树脂、聚丙烯酸酯型树脂、聚醚型树脂、聚烯烃型树脂、聚胺型树脂、聚硅氧烷型树脂或前述的组合。
10.如权利要求6所述的制造方法,其特征在于,各所述非导体无机材料与有机材料的复合层为仿珍珠层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710587742.2A CN109273426B (zh) | 2017-07-18 | 2017-07-18 | 封装结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710587742.2A CN109273426B (zh) | 2017-07-18 | 2017-07-18 | 封装结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109273426A true CN109273426A (zh) | 2019-01-25 |
CN109273426B CN109273426B (zh) | 2020-08-18 |
Family
ID=65152972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710587742.2A Active CN109273426B (zh) | 2017-07-18 | 2017-07-18 | 封装结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109273426B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112435930A (zh) * | 2019-08-26 | 2021-03-02 | 欣兴电子股份有限公司 | 封装结构及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102832181A (zh) * | 2011-06-13 | 2012-12-19 | 矽品精密工业股份有限公司 | 芯片尺寸封装件 |
JP2015084394A (ja) * | 2013-10-25 | 2015-04-30 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板及びその製造方法 |
CN106206945A (zh) * | 2016-09-08 | 2016-12-07 | 京东方科技集团股份有限公司 | 一种柔性基板及其制备方法、柔性显示装置 |
US20170110393A1 (en) * | 2011-10-31 | 2017-04-20 | Unimicron Technology Corp. | Circuit board and manufacturing method thereof |
-
2017
- 2017-07-18 CN CN201710587742.2A patent/CN109273426B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102832181A (zh) * | 2011-06-13 | 2012-12-19 | 矽品精密工业股份有限公司 | 芯片尺寸封装件 |
US20170110393A1 (en) * | 2011-10-31 | 2017-04-20 | Unimicron Technology Corp. | Circuit board and manufacturing method thereof |
JP2015084394A (ja) * | 2013-10-25 | 2015-04-30 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板及びその製造方法 |
CN106206945A (zh) * | 2016-09-08 | 2016-12-07 | 京东方科技集团股份有限公司 | 一种柔性基板及其制备方法、柔性显示装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112435930A (zh) * | 2019-08-26 | 2021-03-02 | 欣兴电子股份有限公司 | 封装结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN109273426B (zh) | 2020-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106997870B (zh) | 嵌入式封装 | |
US11127664B2 (en) | Circuit board and manufacturing method thereof | |
TWI715567B (zh) | 晶片封裝 | |
TWI374531B (en) | Inter-connecting structure for semiconductor device package and method of the same | |
US9240392B2 (en) | Method for fabricating embedded chips | |
TWI670814B (zh) | 單層無芯基板 | |
TWI255491B (en) | Substrate for mounting elements, manufacturing method therefor and semiconductor device using the same | |
CN109863835B (zh) | 部件承载件及其组成件的制造方法 | |
TW200941659A (en) | Thermally enhanced package with embedded metal slug and patterned circuitry | |
US11895780B2 (en) | Manufacturing method of package structure | |
TW201232672A (en) | Package carrier and manufacturing method thereof | |
TW201021102A (en) | Coreless substrate package with symmetric external dielectric layers | |
US11160165B2 (en) | Component carrier with through hole extending through multiple dielectric layers | |
TWI611541B (zh) | 具有內建電性隔離件以及防潮蓋之線路板製備方法及其半導體組體 | |
US20220375919A1 (en) | Manufacturing method of package structure | |
EP3520584A1 (en) | Flame retardant structure for component carrier | |
TWI621224B (zh) | 封裝結構及其製造方法 | |
CN109273426A (zh) | 封装结构及其制造方法 | |
KR100734403B1 (ko) | 전자소자 패키지 및 그 제조방법 | |
TWI260756B (en) | Heat sink structure for embedding chips and method for fabricating the same | |
JPH1051108A (ja) | 転写シート及びそれを用いた配線基板の製造方法 | |
TWI713185B (zh) | 封裝結構及其製造方法 | |
CN108012402A (zh) | 线路板及其制作方法 | |
JP4345138B2 (ja) | 光素子電気素子搭載セラミック基板 | |
US20200068721A1 (en) | Package structure and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |