CN109273406B - 晶圆级芯片的封装方法 - Google Patents

晶圆级芯片的封装方法 Download PDF

Info

Publication number
CN109273406B
CN109273406B CN201811032114.9A CN201811032114A CN109273406B CN 109273406 B CN109273406 B CN 109273406B CN 201811032114 A CN201811032114 A CN 201811032114A CN 109273406 B CN109273406 B CN 109273406B
Authority
CN
China
Prior art keywords
insulating layer
wafer
layer
metal
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811032114.9A
Other languages
English (en)
Other versions
CN109273406A (zh
Inventor
王玉
许红权
吴震
张强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Keyang Semiconductor Co ltd
Original Assignee
Suzhou Keyang Photoelectric Science & Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Keyang Photoelectric Science & Technology Co ltd filed Critical Suzhou Keyang Photoelectric Science & Technology Co ltd
Priority to CN201811032114.9A priority Critical patent/CN109273406B/zh
Publication of CN109273406A publication Critical patent/CN109273406A/zh
Application granted granted Critical
Publication of CN109273406B publication Critical patent/CN109273406B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Micromachines (AREA)

Abstract

本发明实施例公开了一种晶圆级芯片的封装方法，包括：晶圆级芯片的封装产品包括基板以及依次形成在基板上的第一绝缘层、有机粘合层和晶圆，晶圆设置非焊盘区；在非焊盘区，在晶圆的第一表面形成抵达有机粘合层的第一通孔，露出第二表面上的绝缘薄膜；在非焊盘区，在第一通孔的表面形成第二绝缘层；以第一通孔作为第一切割道，去除第一切割道内的绝缘薄膜以及第二绝缘层，并减薄第一切割道内的有机粘合层，沿第一切割道，切割至基板远离第一绝缘层的一面。本发明实施例提供的技术方案，在将多个芯片单元切割成一个一个的分立的部分之前，减薄了有机粘合层，消除了现有技术中晶圆表面的绝缘层的鼓包，改善了产品的电学性能，提高了产品的良率。

Description

晶圆级芯片的封装方法
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种晶圆级芯片的封装方法。
背景技术
现有的晶圆级封装技术对芯片进行封装时，晶圆内多个芯片单元，每个芯片单元均设置焊盘区和非焊盘区，通过对焊盘区和非焊盘区进行切割，将多个芯片单元切割成一个一个的分立的部分，每部分包括一个芯片单元。
尤其是在非焊盘区，将多个芯片单元切割成一个一个的分立的部分的过程中，晶圆表面的绝缘层很容易出现鼓包的现象，影响了产品的电学性能，且降低了产品的良率。
发明内容
有鉴于此，本发明实施例提供了一种充晶圆级芯片的封装方法，以解决现有技术中晶圆表面的绝缘层很容易出现鼓包的现象，影响了产品的电学性能，且降低了产品的良率的技术问题。
本发明实施例提供了一种晶圆级芯片的封装方法，包括：
步骤110、提供晶圆级芯片的封装产品，所述晶圆级芯片的封装产品包括基板，形成在所述基板上的第一绝缘层，形成在所述第一绝缘层上的有机粘合层，形成在所述有机粘合层上的晶圆，所述晶圆具有第一表面以及与第一表面相对的第二表面，所述晶圆的第二表面设置有绝缘薄膜；所述晶圆内含多个芯片单元，每个所述芯片单元在所述第二表面的一侧设置非焊盘区；在所述非焊盘区，在所述第二表面上的绝缘薄膜与所述有机粘合层直接接触，所述有机粘合层用于粘合所述晶圆和所述第一绝缘层；
步骤120、在所述非焊盘区，在所述晶圆的第一表面形成抵达所述绝缘薄膜的第一通孔，露出所述绝缘薄膜；
步骤130、在所述非焊盘区，在所述第一通孔的表面形成第二绝缘层，覆盖所述第一通孔、所述绝缘薄膜和所述第一表面；
步骤140、在所述非焊盘区，以所述第一通孔作为第一切割道，去除所述第一切割道内的绝缘薄膜以及第二绝缘层，并减薄所述第一切割道内的有机粘合层；
步骤150、在所述非焊盘区，沿所述第一切割道，切割至所述基板远离所述第一绝缘层的一面。
可选的，所述步骤140还包括减薄所述第一切割道内的第一绝缘层。
可选的，所述步骤110中所述第一绝缘层包括第一沟槽，所述第一沟槽在所述基板上的投影位于所述第一切割道在所述基板上的投影内；
所述有机粘合层填充所述第一沟槽；
所述步骤140具体包括如下步骤：
在所述非焊盘区，减薄所述第一沟槽内的所述有机粘合层。
可选的，减薄所述第一切割道内的第一绝缘层之后，所述第一切割道内的第一绝缘层的高度大于或等于15微米，且小于或等于20微米。
可选的，每个所述芯片单元在所述第二表面的一侧还设置焊盘区；在所述焊盘区，在所述第二表面的一侧设置有若干金属衬垫，在所述金属衬垫与所述绝缘薄膜直接接触；
所述步骤120还包括：
步骤1201、在所述焊盘区，在所述晶圆的第一表面形成抵达所述金属衬垫的第二通孔，露出部分所述金属衬垫。
可选的，所述步骤130还包括：
步骤1301、在所述焊盘区，在所述第二通孔的表面形成所述第二绝缘层，覆盖所述第二通孔和所述第一表面。
可选的，所述步骤140还包括：
步骤1401、在所述焊盘区，在所述第二绝缘层的表面形成抵达所述第一绝缘层的第三通孔，露出所述金属衬垫。
可选的，所述步骤150还包括：
步骤1501、在所述焊盘区，以所述第二通孔作为第二切割道，切割至所述基板远离所述第一绝缘层的一面。
可选的，在所述步骤1401之后还包括如下步骤：
步骤1402、在所述焊盘区，在所述第三通孔的表面形成金属线路层，所述金属线路层与所述金属衬垫电连接，并延伸至所述第一表面；
步骤1403、在所述焊盘区，形成第三绝缘层，覆盖所述金属线路层、所述第三通孔以及所述第一表面；在所述非焊盘区，形成所述第三绝缘层；
步骤1404、在所述焊盘区，在所述第一表面上的所述第三绝缘层形成第四通孔，露出部分所述金属线路层；
步骤1405、在所述金属线路层上形成金属连接球，与所述金属线路层电连接。
可选的，所述步骤140中，去除所述第一切割道内的第二绝缘层，并减薄所述切割道内的有机粘合层用的刀具为金属粘合剂与金刚石颗粒混配烧制而成的金属刀片。
本发明实施例提供了一种充晶圆级芯片的封装方法，在将晶圆内含的多个芯片单元切割成一个一个的分立的部分之前，减薄了位于非焊盘区第一切割道中的有机粘合层的厚度，消除了现有技术中晶圆表面的绝缘层的鼓包，改善了产品的电学性能，提高了产品的良率。同时，减薄第一切割道内的有机粘合层还可以避免在后续制程中，沿第一切割道，进行切割时，有机粘合层包裹用于切割的刀具表面。
附图说明
图1为本发明实施例提供的一种晶圆级芯片封装方法的流程示意图；
图2为本发明实施例提供的晶圆的第二表面的俯视图；
图3-图8为本发明实施例提供的一种晶圆级芯片封装方法各步骤对应的图 2中A-A’方向的剖面图；
图9-图11为本发明实施例提供的一种晶圆级芯片封装方法各步骤对应的图 2中B-B’方向的剖面图；
图12为图1中步骤140细化之后的方法流程示意图；
图13-图16为图12中各步骤对应的剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供的了一种晶圆级芯片封装方法。图1为本发明实施例提供的一种晶圆级芯片封装方法的流程示意图。参见图1，本发明实施例提供的晶圆级芯片的封装方法包括如下步骤：
步骤110、提供晶圆级芯片的封装产品，晶圆级芯片的封装产品包括基板，形成在基板上的第一绝缘层，形成在第一绝缘层上的有机粘合层，形成在有机粘合层上的晶圆，晶圆具有第一表面以及与第一表面相对的第二表面，晶圆的第二表面设置有绝缘薄膜；晶圆内含多个芯片单元，每个芯片单元在第二表面的一侧设置非焊盘区；在非焊盘区，在第二表面上的绝缘薄膜与有机粘合层直接接触，有机粘合层用于粘合晶圆和第一绝缘层。
参见图2和图3，晶圆级芯片的封装产品100包括基板10，形成在基板10 上的第一绝缘层20，形成在第一绝缘层20上的有机粘合层30，在有机粘合层 30上的晶圆40。其中，晶圆40具有第一表面41和第二表面42，晶圆40的第二表面42设置有绝缘薄膜421。晶圆内含多个芯片单元(未示出)。晶圆40的第二表面42设置有非焊盘区43。在非焊盘区43，在第二表面42上的绝缘薄膜 421与有机粘合层30直接接触，有机粘合层30用于粘合晶圆10和第一绝缘层 20。
需要说明的是，本实施例中的芯片单元示例性的为用于显示的芯片，该用于显示的芯片在晶圆的第二表面还包括金属反射层44和空腔45。图2中的X1 为第一切割道。
步骤120、在非焊盘区，在晶圆的第一表面形成抵达绝缘薄膜的第一通孔，露出绝缘薄膜。
参见图4，在非焊盘区43内，在晶圆40的第一表面41表面形成抵达绝缘薄膜421的第一通孔50，露出绝缘薄膜421。示例性的，第一通孔50的形成可以通过刻蚀晶圆的第一表面41形成。
步骤130、在非焊盘区，在第一通孔的表面形成第二绝缘层，覆盖第一通孔、绝缘薄膜和第一表面。
参见图5，在非焊盘区43内，在第一通孔50的表面形成第二绝缘层60，覆盖第一通孔50、绝缘薄膜421和第一表面41。第二绝缘层60可以保护晶圆 40不被氧化。
步骤140、在非焊盘区，以第一通孔作为第一切割道，去除第一切割道内的绝缘薄膜以及第二绝缘层，并减薄切割道内的有机粘合层。
参见图6，在非焊盘区43内，以第一通孔50为第一切割道，去除第一切割道内的绝缘薄膜421以及第二绝缘层60，并减薄第一切割道内的有机粘合层 30。
需要说明的是，图6示出的步骤110中晶圆级芯片的封装产品100包括中的第一绝缘层包括第一沟槽70，图5示出了第二绝缘层60没有被去除之前的第一沟槽70，第一沟槽70在基板10上的投影位于第一切割道在基板10上的投影内；有机粘合层30填充第一沟槽70；可选的，步骤140具体包括如下步骤：在非焊盘区43，减薄第一沟槽70内的有机粘合层30。
图7示出的步骤110中第一绝缘层20不包括第一沟槽，步骤140具体包括：在非焊盘区43，减薄第一绝缘层20上的有机粘合层30。
可选的，参见图6和图7这两种结构，步骤140还包括减薄第一切割道内的第一绝缘层20。可选的，减薄切割道内的第一绝缘层20之后，第一切割道内的第一绝缘层20的高度大于或等于15微米，且小于或等于20微米。
减薄切割道内的有机粘合层的目的在于，可以释放第二绝缘层60中的水汽和鼓包。第二绝缘层60内的水汽和鼓包是由于在可是第一通孔50时，晶圆表面的杂质引起的。同时，减薄切割道内的有机粘合层还可以避免在后续制程中，沿第一切割道，进行切割时，有机粘合层包裹切割的刀具。示例性的，此处的刀具材料可以选用金刚石。
步骤150、在非焊盘区，沿第一切割道，切割至基板远离第一绝缘层的一面。
参见图8是以图6示出的结构为例继续进行说明，在非焊盘区43内，沿第一切割道，切割至基板10远离第一绝缘层20的一面。可选的，在切割之前，在非焊盘区，形成第三绝缘层80。
本发明实施例提供了一种充晶圆级芯片的封装方法，在将多个芯片单元切割成一个一个的分立的部分之前，减薄了切割部分的绝缘层中有机粘合层的厚度，以解决现有技术中晶圆表面的绝缘层很容易出现鼓包的现象，影响了产品的电学性能，且降低了产品的良率的技术问题。
可选的，在上述技术方案的基础上，参见图2和图9，每个芯片单元在第二表面42的一侧还设置焊盘区46；在焊盘区46，在第二表面42的一侧设置有若干金属衬垫47，在金属衬垫47与绝缘薄膜421直接接触；需要说明的是，本实施例中的芯片单元示例性的为用于显示的芯片，该用于显示的芯片在晶圆的第二表面还包括金属反射层44和空腔45。图2中的X2为第二切割道。
步骤120还包括：在焊盘区，在晶圆的第一表面形成抵达金属衬垫的第二通孔，露出部分金属衬垫。
参见图10，在焊盘区46，在晶圆40的第一表面41形成抵达金属衬垫47 的第二通孔51，露出部分金属衬垫47。第二通孔51的形成示例性的可以通过可是晶圆40的第一表面完成。
可选的，步骤130还包括：在焊盘区，在第二通孔的表面形成第二绝缘层，覆盖第二通孔和第一表面。
参见图11，在焊盘区46，在第二通孔51的表面形成第二绝缘层60，覆盖第二通孔51和第一表面41。第二绝缘层60的作用是避免晶圆40氧化。
可选的，参见图12，步骤140还包括如下步骤：
步骤1401、在焊盘区，在第二绝缘层的表面形成抵达第一绝缘层的第三通孔，露出金属衬垫。
参见图13，在焊盘区46，在第二绝缘层60的表面形成抵达第一绝缘层20 的第三通孔52，露出金属衬垫47。形成第三通孔的过程中去除了部分第一绝缘层和部分有机粘合层。需要说明的是，图13和图11示出的结构中，第一绝缘层包括第一沟槽70。第一绝缘层还可以不包括第一沟槽70。
步骤1402、在焊盘区，在第三通孔的表面形成金属线路层，金属线路层与金属衬垫电连接，并延伸至第一表面。
参见图14，在焊盘区46，在第三通孔52的表面形成金属线路层90，金属线路层90与金属衬垫47电连接，并延伸至第一表面41。
步骤1403、在焊盘区，形成第三绝缘层，覆盖金属线路层、第三通孔以及第一表面；在非焊盘区，形成第三绝缘层。
参见图15，在焊盘区，形成第三绝缘层80，覆盖金属线路层90、第三通孔52以及第一表面41；同时，参见图8，在非焊盘区，形成第三绝缘层80；
步骤1404、在焊盘区，在第一表面上的第三绝缘层形成第四通孔，露出部分金属线路层；
参见图15，在焊盘区46，在第一表面41上的第三绝缘层80形成第四通孔 91，露出部分金属线路层90。
步骤1405、在金属线路层上形成金属连接球，与金属线路层电连接。
参见图16，在金属线路层90上形成金属连接球92，与金属线路层电连接。
在本实施例中，芯片单元内部电信号传递到金属衬垫47，金属衬垫47与金属线路层90电连接，金属线路层90与金属连接球92电连接，实现了将芯片单元内部的电信号引出的效果。
可选的，步骤150还包括：在焊盘区，以第二通孔作为第二切割道，切割至基板远离第一绝缘层的一面。
参见图16，在焊盘区46，以第二通孔51作为第二切割道，切割至基板10 远离第一绝缘层20的一面。
可选的，步骤140中，去除切割道内的第二绝缘层，并减薄切割道内的有机粘合层用的刀具为金属粘合剂与金刚石颗粒混配烧制而成的金属刀片。由于有机粘合层的粘性较大在此用的刀具与步骤150中切割的刀具不同，减薄切割道内的有机粘合层用的刀具自锐能力较强。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种晶圆级芯片的封装方法，其特征在于，包括：
步骤110、提供晶圆级芯片的封装产品，所述晶圆级芯片的封装产品包括基板，形成在所述基板上的第一绝缘层，形成在所述第一绝缘层上的有机粘合层，形成在所述有机粘合层上的晶圆，所述晶圆具有第一表面以及与第一表面相对的第二表面，所述晶圆的第二表面设置有绝缘薄膜；所述晶圆内含多个芯片单元，每个所述芯片单元在所述第二表面的一侧设置非焊盘区；在所述非焊盘区，在所述第二表面上的绝缘薄膜与所述有机粘合层直接接触，所述有机粘合层用于粘合所述晶圆和所述第一绝缘层，所述第一绝缘层包括第一沟槽；
步骤120、在所述非焊盘区，在所述晶圆的第一表面形成抵达所述绝缘薄膜的第一通孔，露出所述绝缘薄膜；
步骤130、在所述非焊盘区，在所述第一通孔的表面形成第二绝缘层，覆盖所述第一通孔、所述绝缘薄膜和所述第一表面；
步骤140、在所述非焊盘区，以所述第一通孔作为第一切割道，去除所述第一切割道内的绝缘薄膜以及第二绝缘层，并减薄所述第一切割道内的所述第一绝缘层以及所述第一沟槽内的所述有机粘合层，所述第一沟槽在所述基板上的投影位于所述第一切割道在所述基板上的投影内；
步骤150、在所述非焊盘区，沿所述第一切割道，切割至所述基板远离所述第一绝缘层的一面。
2.根据权利要求1所述的方法，其特征在于，
减薄所述第一切割道内的第一绝缘层之后，所述第一切割道内的第一绝缘层的高度大于或等于15微米，且小于或等于20微米。
3.根据权利要求1所述的方法，其特征在于，
每个所述芯片单元在所述第二表面的一侧还设置焊盘区；在所述焊盘区，在所述第二表面的一侧设置有若干金属衬垫，在所述金属衬垫与所述绝缘薄膜直接接触；
所述步骤120还包括：
步骤1201、在所述焊盘区，在所述晶圆的第一表面形成抵达所述金属衬垫的第二通孔，露出部分所述金属衬垫。
4.根据权利要求3所述的方法，其特征在于，
所述步骤130还包括：
步骤1301、在所述焊盘区，在所述第二通孔的表面形成所述第二绝缘层，覆盖所述第二通孔和所述第一表面。
5.根据权利要求4所述的方法，其特征在于，
所述步骤140还包括：
步骤1401、在所述焊盘区，在所述第二绝缘层的表面形成抵达所述第一绝缘层的第三通孔，露出所述金属衬垫。
6.根据权利要求4所述的方法，其特征在于，
所述步骤150还包括：
步骤1501、在所述焊盘区，以所述第二通孔作为第二切割道，切割至所述基板远离所述第一绝缘层的一面。
7.根据权利要求5所述的方法，其特征在于，
在所述步骤1401之后还包括如下步骤：
步骤1402、在所述焊盘区，在所述第三通孔的表面形成金属线路层，所述金属线路层与所述金属衬垫电连接，并延伸至所述第一表面；
步骤1403、在所述焊盘区，形成第三绝缘层，覆盖所述金属线路层、所述第三通孔以及所述第一表面；在所述非焊盘区，形成所述第三绝缘层；
步骤1404、在所述焊盘区，在所述第一表面上的所述第三绝缘层形成第四通孔，露出部分所述金属线路层；
步骤1405、在所述金属线路层上形成金属连接球，与所述金属线路层电连接。
8.根据权利要求1所述的方法，其特征在于，
所述步骤140中，去除所述第一切割道内的第二绝缘层，并减薄所述切割道内的有机粘合层用的刀具为金属粘合剂与金刚石颗粒混配烧制而成的金属刀片。
CN201811032114.9A 2018-09-05 2018-09-05 晶圆级芯片的封装方法 Active CN109273406B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811032114.9A CN109273406B (zh) 2018-09-05 2018-09-05 晶圆级芯片的封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811032114.9A CN109273406B (zh) 2018-09-05 2018-09-05 晶圆级芯片的封装方法

Publications (2)

Publication Number Publication Date
CN109273406A CN109273406A (zh) 2019-01-25
CN109273406B true CN109273406B (zh) 2021-04-06

Family

ID=65187210

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811032114.9A Active CN109273406B (zh) 2018-09-05 2018-09-05 晶圆级芯片的封装方法

Country Status (1)

Country Link
CN (1) CN109273406B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112701052B (zh) * 2020-12-29 2024-05-14 苏州科阳半导体有限公司 一种引脚切割方法
CN112967940B (zh) * 2021-02-02 2022-06-24 苏州汉天下电子有限公司 一种薄膜谐振器的晶圆级封装方法及结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204130517U (zh) * 2014-09-16 2015-01-28 华天科技（昆山）电子有限公司 带边缘保护的晶圆级芯片尺寸封装结构及芯片封装单元
CN104576520A (zh) * 2015-01-14 2015-04-29 华天科技（昆山）电子有限公司 晶圆级芯片封装中背面互连的方法
CN105632911A (zh) * 2016-01-02 2016-06-01 北京工业大学 降低边缘应力的晶圆级封装方法
CN106229272A (zh) * 2016-08-23 2016-12-14 苏州科阳光电科技有限公司 晶圆级芯片封装方法及结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI375321B (en) * 2007-08-24 2012-10-21 Xintec Inc Electronic device wafer level scale packages and fabrication methods thereof
KR101743467B1 (ko) * 2015-08-24 2017-06-07 주식회사 에스에프에이반도체 팬-아웃형 웨이퍼 레벨 패키지의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204130517U (zh) * 2014-09-16 2015-01-28 华天科技（昆山）电子有限公司 带边缘保护的晶圆级芯片尺寸封装结构及芯片封装单元
CN104576520A (zh) * 2015-01-14 2015-04-29 华天科技（昆山）电子有限公司 晶圆级芯片封装中背面互连的方法
CN105632911A (zh) * 2016-01-02 2016-06-01 北京工业大学 降低边缘应力的晶圆级封装方法
CN106229272A (zh) * 2016-08-23 2016-12-14 苏州科阳光电科技有限公司 晶圆级芯片封装方法及结构

Also Published As

Publication number Publication date
CN109273406A (zh) 2019-01-25

Similar Documents

Publication Publication Date Title
TWI497615B (zh) 保護晶片級尺寸封裝中導電接觸的結構以及其製造方法
US7064010B2 (en) Methods of coating and singulating wafers
TWI384590B (zh) 半導體裝置及其製造方法
CN103400808B (zh) 影像传感器的晶圆级封装结构及封装方法
US9087828B2 (en) Semiconductor device with thick bottom metal and preparation method thereof
CN104465543A (zh) 模塑料中具有凹槽的集成扇出封装结构
TW201620094A (zh) 半導體邊界保護密封劑
US10410941B2 (en) Wafer level semiconductor device with wettable flanks
US20100068846A1 (en) Package structure and fabrication method thereof
CN105575825A (zh) 芯片封装方法及封装组件
JP4376884B2 (ja) 半導体装置及び、半導体装置の製造方法
CN103400807A (zh) 影像传感器的晶圆级封装结构及封装方法
CN109273406B (zh) 晶圆级芯片的封装方法
CN105632911A (zh) 降低边缘应力的晶圆级封装方法
CN105551945B (zh) 晶圆键合工艺中减小界面应力的方法
TW201128691A (en) Electrical coupling of wafer structures
TW201616556A (zh) 晶圓級晶片尺寸封裝結構的製造方法
US9318461B2 (en) Wafer level array of chips and method thereof
CN101752274A (zh) 半导体装置的制造方法
US7911043B2 (en) Wafer level device package with sealing line having electroconductive pattern and method of packaging the same
CN112838062A (zh) 一种半导体芯片及其制造方法
CN203481209U (zh) 影像传感器的晶圆级封装结构
CN112185827A (zh) 芯片晶圆、芯片封装结构及封装方法
CN103435000A (zh) 集成mems器件的传感器的晶圆级封装结构及封装方法
JP2012186309A (ja) ウエハレベルパッケージの製造方法、及びウエハレベルパッケージ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 215143 Fangqiao Road, Caohu Industrial Park, Xiangcheng District, Suzhou City, Jiangsu Province, 568

Patentee after: Suzhou Keyang Semiconductor Co.,Ltd.

Address before: 215143 Fangqiao Road, Caohu Industrial Park, Xiangcheng District, Suzhou City, Jiangsu Province, 568

Patentee before: SUZHOU KEYANG PHOTOELECTRIC SCIENCE & TECHNOLOGY Co.,Ltd.