CN109216350B - 包括在隔离线之间的数据存储图案的半导体器件 - Google Patents

包括在隔离线之间的数据存储图案的半导体器件 Download PDF

Info

Publication number
CN109216350B
CN109216350B CN201810549261.7A CN201810549261A CN109216350B CN 109216350 B CN109216350 B CN 109216350B CN 201810549261 A CN201810549261 A CN 201810549261A CN 109216350 B CN109216350 B CN 109216350B
Authority
CN
China
Prior art keywords
line
conductive
disposed
selector
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810549261.7A
Other languages
English (en)
Other versions
CN109216350A (zh
Inventor
朴钟撤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109216350A publication Critical patent/CN109216350A/zh
Application granted granted Critical
Publication of CN109216350B publication Critical patent/CN109216350B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件包括位于衬底上方并在第一方向上延伸的第一隔离线。第二隔离线位于第一隔离线上方并在第二方向上延伸，第二方向垂直于第一方向以在与衬底的上表面平行的平面上具有直角。第一导电线设置在第一隔离线之间。第一导电线与衬底间隔开。第二导电线设置在第二隔离线之间。第一数据存储图案设置在第一隔离线之间。第一数据存储图案位于第一导电线上方。第二数据存储图案设置在第二隔离线之间。第二数据存储图案位于第二导电线上方。第三导电线位于第二隔离线上方并在第一方向上延伸。

Description

包括在隔离线之间的数据存储图案的半导体器件
技术领域
本发明构思的示例性实施方式涉及半导体器件，更具体地，涉及包括在隔离线之间的数据存储图案的半导体器件。
背景技术
高性能和低功率半导体器件可以包括诸如相变随机存取存储器(PRAM)或电阻随机存取存储器(RRAM)的存储器件。这样的存储器件可以具有根据电流或电压而改变的电阻值，并且可以使用即使当电流或电压供应中断时也能够保持电阻值的数据存储材料而形成。虽然包括存储单元的存储器件可以布置成可增加下一代存储器件的集成度的三维结构，但是可能出现意想不到的缺陷。
发明内容
本发明构思的示例性实施方式提供了包括在隔离线之间的数据存储图案的半导体器件。
本发明构思的示例性实施方式提供了具有提高的可靠性的半导体器件。
根据本发明构思的一示例性实施方式，一种半导体器件包括位于衬底上方并在第一方向上延伸的第一隔离线。第二隔离线位于第一隔离线上方并在第二方向上延伸，第二方向垂直于第一方向以在与衬底的上表面平行的平面上具有直角。第一导电线设置在第一隔离线之间。第一导电线与衬底间隔开。第二导电线设置在第二隔离线之间。第一数据存储图案设置在第一隔离线之间。第一数据存储图案位于第一导电线上方。第二数据存储图案设置在第二隔离线之间。第二数据存储图案位于第二导电线上方。第三导电线位于第二隔离线上方并在第一方向上延伸。
根据本发明构思的一示例性实施方式，一种半导体器件包括在衬底上的基底绝缘层。第一隔离线设置在基底绝缘层上并在第一方向上延伸。第二隔离线位于第一隔离线上方并在第二方向上延伸。第一方向和第二方向在平行于衬底的上表面的平面上彼此垂直。第一导电线设置在第一隔离线之间并设置在基底绝缘层上。第二导电线设置在第二隔离线之间。第一下电极、第一数据存储图案和第一上电极设置在第一隔离线之间并位于第一导电线上方。第二下电极、第二数据存储图案和第二上电极设置在第二隔离线之间并位于第二导电线的上方。第一选择器结构设置在第一上电极上并位于第二导电线之下。第二选择器结构设置在第二上电极上。第三导电线设置在第二选择器结构上并在第一方向上延伸。
根据本发明构思的一示例性实施方式，一种半导体器件包括位于衬底上方并在平行于衬底的表面的第一方向上延伸的隔离线。导电线设置在隔离线之间并与衬底间隔开。成对的绝缘图案设置在隔离线之间并设置在导电线上。成对的数据存储图案设置在成对的绝缘图案之间，设置在隔离线之间，并设置在导电线上。下电极设置在成对的数据存储图案与导电线之间，并设置在隔离线之间。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的以上及另外的特征将变得更加明显，附图中：
图1A、1B、2A和2B是示出根据本发明构思的一示例性实施方式的半导体器件的不同示例的俯视图。
图3A和3B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图4A和4B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图5A和5B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图6A和6B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图7A和7B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图8A和8B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图9A和9B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图10A和10B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图；
图11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A和17B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图；
图18A、18B、19A、19B、20A和20B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图；
图21A和21B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图；以及
图22A、22B、23A和23B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。
具体实施方式
下面将参照附图更详细地描述根据本发明构思的示例性实施方式的半导体器件。在说明书和附图通篇，同样的附图标记可以指同样的元件。
图1A、1B、2A和2B是示出根据本发明构思的一示例性实施方式的半导体器件的不同示例的俯视图。为了清楚描述附图，图1A至2B被彼此分开示出，因而可以被理解为一个附图。
图3A和3B是示出根据本发明构思的示例性实施方式的半导体器件的一示例的剖视图。图4A和4B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图5A和5B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图6A和6B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图7A和7B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图8A和8B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图9A和9B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。图10A和10B是示出根据本发明构思的一示例性实施方式的半导体器件的一示例的剖视图。在图2A至10B中，图2A、3A、4A、5A、6A、7A、8A、9A和10A是示出沿图1A至2B的线I-I'和II-II'截取的区域的剖视图。图2B、3B、4B、5B、6B、7B、8B、9B和10B是示出沿图1A至2B的线III-III'和IV-IV'截取的区域的剖视图。
参照图2A和2B连同图1A和1B一起，将更详细地描述根据一示例实施方式的半导体器件的一示例。
结合图1A和1B参照图2A和2B，基底绝缘层6可以设置在衬底3(参见例如图3A)上。衬底3可以是半导体衬底，其可以包括诸如硅的半导体材料。基底绝缘层6可以包括诸如硅氧化物的绝缘材料。
平行于衬底3的表面3s(例如衬底3的上表面)在第一方向X上延伸同时彼此间隔开的第一隔离线33可以设置在基底绝缘层6上。第一隔离线33可以与基底绝缘层6直接接触。作为示例，第一隔离线33中的至少一个可以穿透到基底绝缘层6的最上表面之下。第一导电线12a可以设置在第一隔离线33之间(例如，每个第一导电线12a可以设置在隔离线33中的相邻的第一隔离线33之间)。第一导电线12a的每个可以包括顺序堆叠的第一下导电层8和第二下导电层9。第一下导电层8和第二下导电层9可以具有(例如沿着Z方向)竖直地彼此对准的侧表面。在一示例中，第一下导电层8可以包括诸如Ti/TiN层的阻挡层，第二下导电层9可以包括具有相对低的电阻率的诸如钨的材料，其可以增加第一导电线12a的导电性。第一导电线12a可以设置在基底绝缘层6上，并且可以与衬底3间隔开。一个第一导电线12a可以设置在第一隔离线33当中彼此相邻的一对第一隔离线33之间。
第一绝缘图案15可以设置在第一导电线12a上。第一绝缘图案15可以设置在第一隔离线33之间。
第一下电极18a、第一数据存储图案39和第一上电极42可以位于第一导电线12a上方。第一下电极18a、第一数据存储图案39和第一上电极42可以设置在第一隔离线33之间。
第一下电极18a可以(例如沿着Z方向)设置在第一数据存储图案39与第一导电线12a之间，并且可以与第一数据存储图案39直接接触。第一下电极18a可以与第一绝缘图案15直接接触。在衬底的上表面3s上方的平面上，第一下电极18a可以平行于衬底3的表面3s，并且可以具有在垂直于第一方向X的第二方向Y上延伸的线形或条形。第一上电极42可以设置在第一数据存储图案39上，并且可以与第一数据存储图案39直接接触。
彼此间隔开的成对的第一数据存储图案39可以设置于在一个第一导电线12a上彼此相邻的成对的第一绝缘图案15之间。通过从第一下电极18a的下部延伸而形成的第一下电极连接部18b可以设置在平行于衬底3的上表面3s的方向上。在一个第一导电线12a上彼此相邻的该对第一绝缘图案15之间，从第一下电极18a的下部延伸的第一下电极连接部18b可以定位为与成对的第一数据存储图案39直接接触。第一下电极连接部18b可以在平行于衬底3的上表面3s的方向上从第一下电极18a的下部延伸。第一下电极18a可以沿Z方向延伸。第一下电极连接部18b可以与第一导电线12a直接接触。在一个第一导电线12a上彼此相邻的成对的第一绝缘图案15之间，第一下电极连接部18b可以与第一下电极18a一体地形成。
第一间隔物21a可以设置在第一隔离线33之间。第一间隔物21a可以设置在第一数据存储图案39与第一导电线12a之间。第一间隔物21a可以与第一下电极18a一起(例如沿着Z方向)重叠第一数据存储图案39的下表面。第一间隔物21a可以与第一下电极18a一起与第一数据存储图案39的面对衬底3的下表面直接接触。
在一个第一导电线12a上的成对的相邻第一绝缘图案15之间，第一间隔物连接部21b可以设置在第一下电极连接部18b上。在一个第一导电线12a上的成对的相邻第一绝缘图案15之间，第一间隔物21a可以从第一间隔物连接部21b的相对端向上延伸以与第一数据存储图案39直接接触。第一间隔物21a可以与第一间隔物连接部21b一体地形成。
第一下电极18a可以设置在第一间隔物21a与第一绝缘图案15之间，并且第一下电极连接部18b可以设置在第一间隔物连接部21b与第一导电线12a之间。
在一个第一导电线12a上的成对的相邻第一绝缘图案15之间，第一间隙填充层24可以设置在第一上电极42之间、在第一数据存储图案39之间、以及在第一间隔物21a之间。第一间隙填充层24可以设置在第一隔离线33之间。
第一选择器结构57可以设置在第一上电极42上。第一选择器结构57在此也可以被称为“第一开关器件结构”。
第一选择器结构57的每个可以包括顺序堆叠的第一选择器下电极51、第一选择器53和第一选择器上电极55。第一选择器下电极51的位置可以在一对一的基础上对应于第一上电极42的位置。第一选择器下电极51的每个可以电连接到第一上电极42中的对应一个。第一层间绝缘层63可以围绕第一选择器结构57的侧面。例如，第一层间绝缘层63可以与第一选择器结构的面对X方向和Y方向的侧表面的每个直接接触。第一层间绝缘层63可以包括硅氧化物。
第二隔离线133可以设置在第一选择器结构57和第一层间绝缘层63上。第二隔离线133可以在平行于衬底3的上表面3s的平面上具有通过将第一隔离线33旋转90度以在其间具有直角而获得的形式。第二隔离线133可以位于在第一方向X上延伸的第一隔离线33上方，并且可以在平面上在垂直于第一方向X的第二方向Y上延伸。第一方向X和第二方向Y可以平行于衬底3的上表面3s。
第二导电线112a可以设置在第二隔离线133之间，并且一个第二导电线112a可以设置在一对相邻的第二隔离线133之间。第二导电线112a的每个可以包括顺序堆叠的第一中间导电层108和第二中间导电层109。第一中间导电层108和第二中间导电层109可以具有(例如沿Z方向)竖直对准的侧表面。第二导电线112a可以包括与第一导电线12a的材料相同的材料。
第二绝缘图案115、第二下电极118a、第二间隔物121a、第二数据存储图案139、第二上电极142和第二间隙填充层124可以设置在第二隔离线133之间。第二绝缘图案115、第二下电极118a、第二间隔物121a、第二数据存储图案139、第二上电极142和第二间隙填充层124可以位于第二导电线112a上方。第二下电极118a、第二间隔物121a、第二数据存储图案139、第二上电极142和第二间隙填充层124可以设置在第二绝缘图案115之间。
成对的第二数据存储图案139可以设置在一个第二导电线112a上的成对的相邻第二绝缘图案115之间。第二下电极118a和第二间隔物121a可以设置在第二数据存储图案139与第二导电线112a之间。第二下电极118a可以设置在第二间隔物121a与第二绝缘图案115之间。
在位于任何一个第二导电线112a上的第二绝缘图案115之间，第二下电极连接部118b可以定位为使得第二下电极连接部118b在平行于衬底3的上表面3s的方向上从第二下电极118a的下部延伸以与第二下电极118a一体地形成。在位于任何一个第二导电线112a上的第二绝缘图案115之间，第二间隔物连接部121b可以定位为使得第二间隔物连接部121b在平行于衬底3的上表面3s的方向上从第二间隔物121a的下部延伸以与第二间隔物121a一体地形成。
第二选择器结构157可以设置在第二隔离线133和第二上电极142上。第二选择器结构157的每个可以包括第二选择器下电极151、第二选择器153和第二选择器上电极155。第二层间绝缘层163可以围绕第二选择器结构157的侧面。例如，第二层间绝缘层163可以与第二选择器结构的面对X方向和Y方向的侧表面的每个直接接触。
第三导电线191a可以设置在第二选择器结构157和第二层间绝缘层163上。上绝缘线176可以设置在第三导电线191a的侧面(例如第三导电线191a的面对X方向和Y方向的侧面)。上绝缘线176可以包括第一上绝缘层174和第一上绝缘层174上的第二上绝缘层175。
在一示例实施方式中，第三导电线191a的每个可以包括第一上导电层184a和第二上导电层187a。第一上导电层184a可以围绕第二上导电层187a的下表面和侧表面(例如面对X方向和Y方向的侧表面)。
第一隔离线33和第二隔离线133可以每个包括彼此相同的绝缘材料，例如诸如硅氮化物的绝缘材料。第一绝缘图案15和第二绝缘图案115可以每个包括彼此相同的绝缘材料，例如诸如硅氮化物的绝缘材料。第一间隔物21a和第二间隔物121a可以每个包括相对于第一绝缘图案15和第二绝缘图案115以及第一隔离线33和第二隔离线133具有蚀刻选择性的彼此相同的材料。例如，第一间隔物21a和第二间隔物121a可以每个包括彼此相同的绝缘材料，诸如硅氧化物。第一间隙填充层24和第二间隙填充层124可以每个包括彼此相同的绝缘材料，诸如硅氧化物或硅氮化物。第一层间绝缘层63和第二层间绝缘层163可以每个包括彼此相同的绝缘材料，诸如硅氧化物或低k电介质材料。
在一示例实施方式中，第一数据存储图案39和第二数据存储图案139可以每个包括能够利用电阻变化而存储数据的材料。例如，第一数据存储图案39和第二数据存储图案139可以每个包括相变存储材料，在相变存储材料中，相位可以根据由所施加电流带来的加热温度和时间例如从具有高电阻率的非晶相变为具有低电阻率的结晶相，或者从结晶相变为非晶相。可用于第一数据存储图案39和第二数据存储图案139的相变存储材料可以是包括锗(Ge)、锑(Sb)和/或碲(Te)的硫族化物材料，或者可以是包括碲(Te)和硒(Se)中的至少一种以及Ge、Sb、铋(Bi)、铅(Pb)、锡(Sn)、砷(As)、硫(S)、硅(Si)、磷(P)、氧(O)、氮(N)和铟(In)中的至少一种的材料。可用于第一数据存储图案39和第二数据存储图案139的相变存储材料可以包括具有超晶格结构的材料，超晶格结构可以通过GsTe-SbTe、In-Sb-Te(IST)材料或Bi-Sb-Te(BST)材料的重复堆叠而形成。
在一示例实施方式中，第一下电极18a和第二下电极118a可以每个包括含TiN、TiAlN、TaN、WN、MoN、TiSiN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TaSiN、TaAlN、TiON、TiAlON、WON、TaON或其组合的导电材料、和/或碳基导电材料。在这种情况下，碳基导电材料可以是包括C、CN、TiCN、TaCN或其组合的材料。
在一示例实施方式中，第一上电极42和第二上电极142可以每个包括含TiN、TiAlN、TaN、WN、MoN、TiSiN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TaSiN、TaAlN、TiON、TiAlON、WON、TaON或其组合的导电材料、和/或碳基导电材料。
在一示例实施方式中，第一选择器53和第二选择器153可以每个形成为阈值开关器件。例如，第一选择器53和第二选择器153可以是双向阈值开关器件。
可为阈值开关器件的第一选择器53和第二选择器153可以每个包括与可用于第一数据存储图案39和第二数据存储图案139的硫族化物材料不同的基于硫族化物的材料。例如，第一数据存储图案39和第二数据存储图案139可以每个包括例如Ge、Sb和/或Te的合金的相变存储材料，在相变存储材料中，相可以在诸如PRAM的半导体器件的操作中从结晶态变为非晶态或者从非晶态变为结晶态。第一选择器53和第二选择器153可以每个包括可在半导体器件的操作中维持非晶(或无定形)相的基于硫族化物的双向阈值开关材料。例如，即使当第一选择器53和第二选择器153通过施加到其的具有等于或大于阈值电压Vth的大小的电压而从关断状态切换至接通状态时，第一选择器53和第二选择器153不需要结晶，并且可以保持在非晶相或无定形相。
第一选择器53和第二选择器153可以每个包括合金材料，该合金材料包括As、S、Se、Te或Ge元素中的至少两种或更多种元素，或者能够在相对高的温度下在合金材料中可以保持非晶相的额外元素，例如Si元素或N。或者，第一选择器53和第二选择器153可以每个包括以下中的任何一种合金材料：含Te、As、Ge和Si的合金材料、含Ge、Te和Pb的合金材料、含Ge、Se和Te的合金材料、含Al、As和Te的合金材料、含Se、As、Ge和Si的合金材料、含Se、As、Ge和C的合金材料、含Se、Te、Ge和Si的合金材料、含Ge、Sb、Te和Se的合金材料、含Ge、Bi、Te和Se的合金材料、含Ge、As、Sb和Se的合金材料、含Ge、As、Bi和Te的合金材料、或含Ge、As、Bi和Se的合金材料。作为阈值开关器件的第一选择器53和第二选择器153可以包括含以下中的任何一种的材料：AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsSe、AsGeSe、AsTeGeSe、ZnTe、N处理的OTS、TeAsGeSi、GeTePb、GeSeTe、AlAsTe、SeAsGeSi、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、AsSeGe、AsSeGeTe、AsGeTeSi或GexSe1-x。
当在关断状态下具有等于或大于阈值电压Vth的大小的电压被施加到第一选择器53和第二选择器153时，作为阈值开关器件的第一选择器53和第二选择器153可以切换接通。因此，由于作为阈值开关器件的第一选择器53和第二选择器153可以使用阈值电压Vth被切换，所以第一选择器53和第二选择器153可以用作开关器件。例如，作为阈值开关器件的第一选择器53和第二选择器153可以用作诸如相变存储器件或电阻存储器件的半导体器件的存储单元阵列的开关器件。
在一示例实施方式中，第一导电线12a可以是第一字线，第三导电线191a可以是第二字线，第二导电线112a可以是位线。或者，第一导电线112a和第三导电线191a可以是位线，第二导电线112a可以是字线。
在一示例实施方式中，在一个第一导电线12a上，成对的第一下电极18a和第一下电极连接部18b可以设置为从一对第一下电极18a的下部水平地延伸以将第一下电极18a彼此连接。第一下电极18a和第一下电极连接部18b可以一体地形成。包括一体地形成在第一导电线12a中的一个上的第一下电极18a和第一下电极连接部18b的电极结构的侧表面可以与第一导电线12a的侧表面自对准。因此，由于可以增大包括一体形成的第一下电极18a和第一下电极连接部18b的电极结构与第一导电线12a之间的接触面积，所以可以减小包括一体形成的第一下电极18a和下电极连接部18b的电极结构与第一导电线12a之间的电阻特性。
此外，由于包括一体地形成在第一导电线12a中的一个上的第一下电极18a和第一下电极连接部18b的电极结构的侧表面与第一导电线12a的侧表面自对准，因此可以减少或消除形成在彼此相邻的第一导电线12a上的包括第一下电极18a和下电极连接部18b的电极结构之间的电短路的发生。
在根据一示例实施方式的半导体器件中，参照图3A和3B描述的第二隔离线133可以如下面参照图4A和4B所述地被修改。
参照图4A和4B，第二隔离线133可以被改变为在穿过第二导电线112a之间的同时向下延伸从而在第一选择器结构57之间延伸。如上所述改变的第二隔离线133可以在穿过第一选择器结构57之间的同时穿透第一层间绝缘层63，并且可以连接到第一隔离线33、第一绝缘图案15和第一间隙填充层24。
根据一示例实施方式，参照图3A和3B描述的第三导电线191a和上绝缘线176可以如下面参照图5A和5B所述地被改变。
参照图5A和5B，第三导电线191b可以包括顺序地堆叠以具有(例如沿着Z方向的)竖直对准的侧表面的第一上导电层184b和第二上导电层187b。上绝缘线194可以在穿过第三导电线191b之间的同时穿透第二层间绝缘层163。上绝缘线194可以穿过第二选择器结构157之间，并且可以穿透第二层间绝缘层163以连接到第二隔离线133、第二绝缘图案115和第二间隙填充层124。第二层间绝缘层163可以设置在第三导电线191b与第二隔离线133之间。
根据一示例实施方式，参照图3A和3B描述的第二隔离线133、第三导电线191a和上绝缘线176可以如下面参照图6A和6B所述地被改变。
参照图6A和6B，参照图3A和3B描述的第二隔离线133可以与参照图4A和4B描述的第二隔离线133相类似地被改变，并且参照图3A和3B描述的第三导电线191a和上绝缘线176可以与参照图5A和5B描述的第三导电线191b和上绝缘线194相类似地被改变。
在一示例实施方式中，参照图3A和3B描述的第二导电线112a可以与第一选择器上电极55直接接触。然而，本发明构思的示例性实施方式不限于此。例如，缓冲导电线可以设置在第二导电线112a与第一选择器上电极55之间。下面将参照图7A、7B、8A、8B、9A、9B、10A和10B更详细地描述包括如上所述的缓冲导电线的半导体器件的示例。
下面将参照图7A和7B更详细地描述包括缓冲导电线的半导体器件的示例。
参照图7A和7B，缓冲导电线212a可以位于以上参照图3A和3B描述的第二导电线112a之下。缓冲导电线212a可以形成为具有在与第二导电线112a相同的方向上延伸同时(例如沿着Z方向)重叠第二导电线112a的线形。
缓冲导电线212a的每个可以包括第一缓冲导电层208a和第二缓冲导电层209a。第一缓冲导电层208a可以覆盖第二缓冲导电层209a的底部和侧部。
缓冲绝缘线205可以设置在缓冲导电线212a之间。缓冲绝缘线205的每个可以包括顺序堆叠的第一缓冲绝缘层202和第二缓冲绝缘层203。第一缓冲绝缘层202可以包括硅氮化物，第二缓冲绝缘层203可以包括硅氧化物或低k电介质材料。缓冲绝缘线205的下表面可以与第一层间绝缘层63直接接触，并且缓冲绝缘线205的上表面可以与第二隔离线133直接接触。
缓冲导电线212a可以与第二导电线112a一起形成公共位线或公共字线。因此，由于可以增加公共位线或公共字线的导电性，所以可以提高半导体器件的速度和可靠性。
下面将参照图8A和8B更详细地描述包括缓冲导电线的半导体器件的示例。
参照图8A和8B，与参照图7A和7B描述的那些类似，缓冲导电线212a和缓冲绝缘线205可以设置在参照图3A和3B描述的第二导电线112a之下。以上参照图3A和3B描述的第三导电线191a和上绝缘线176可以被改变为与参照图5A和5B描述的那些相类似的第三导电线191b和上绝缘线194。
下面将参照图9A和9B更详细地描述包括缓冲导电线的半导体器件的另一示例。
参照图9A和9B，缓冲导电线212b可以位于以上参照图3A和3B描述的第二导电线112a之下。缓冲导电线212b可以形成为具有在与第二导电线112a相同的方向上延伸的线形，同时(例如沿着Z方向)重叠第二导电线112a。缓冲导电线212b的每个可以包括顺序地堆叠同时其侧表面(例如沿着Z方向)竖直对准的第一缓冲导电层208b和第二缓冲导电层209b。
缓冲绝缘线214可以设置在缓冲导电线212b之间，同时在第一选择器结构57之间延伸并穿透第一层间绝缘层63。缓冲绝缘线214可以包括硅氧化物或低K电介质材料。缓冲绝缘线214的下表面可以与第一隔离线33、第一绝缘图案15和第一间隙填充层24直接接触，并且缓冲绝缘线214的上表面可以重叠和/或直接接触第二隔离线133。
下面将参照图10A和10B描述包括缓冲导电线的半导体器件的示例。
参照图10A和10B，与参照图9A和9B描述的那些类似，缓冲导电线212b和缓冲绝缘线214可以位于参照图3A和3B描述的第二导电线112a之下。以上参照图3A和3B描述的第三导电线191a和上绝缘线176可以被改变为形成与参照图5A和5B描述的那些相类似的第三导电线191b和上绝缘线194。
图11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A和17B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。图18A、18B、19A、19B、20A和20B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。图21A和21B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。图22A、22B、23A和23B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的一示例的剖视图。
下面将参照图11A至23B更详细地描述根据本发明构思的一示例性实施方式的制造半导体器件的方法的示例。在图11A至23B中，图11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A和23A是示出沿图1A至2B的线I-I'和II-II'截取的区域的剖视图，图11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B和23B是示出沿图1A至2B的线III-III'和IV-IV'截取的区域的剖视图。
在图11A至23B中，图11A至17B是示出根据一示例实施方式的制造半导体器件的方法的剖视图，图18A至20B是示出根据一示例实施方式的制造半导体器件的方法的剖视图，图21A和21B是示出根据一示例实施方式的制造半导体器件的方法的剖视图，图22A至23B是示出根据一示例实施方式的制造半导体器件的方法的剖视图。
下面将参照图11A至17B更详细地描述形成以上参照图3A和3B描述的半导体器件的结构的方法的一示例。
参照图11A和11B，基底绝缘层6可以形成在衬底3上。衬底3可以是半导体衬底，并且基底绝缘层6可以包括诸如硅氧化物的绝缘材料。第一导电板12可以形成在基底绝缘层6上。第一导电板12可以包括顺序堆叠的第一下导电层8和第二下导电层9。第一绝缘线14可以在第一导电板12上形成为彼此间隔开的线的形式。第一绝缘线14可以具有暴露第一导电板12的线形开口14a。共形地覆盖第一绝缘线14的第一下电极层18可以在开口14a的每个中形成。第一下电极层18可以共形地覆盖第一绝缘线14的侧面和上表面，并且可以共形地覆盖由开口14a暴露的第一导电板12。具有比第一下电极层18的厚度更大的厚度的第一间隔物层21可以共形地形成在第一下电极层18上。
参照图12A和12B，填充第一绝缘线14的开口14a的第一间隙填充层24可以被形成，并且第一间隙填充层24可以被平坦化直到第一绝缘线14的上表面被暴露。因此，第一下电极层18、第一间隔物层21和第一间隙填充层24可以被限定在第一绝缘线14的开口14a内。第一下电极层18、第一间隔物层21、第一间隙填充层24和第一绝缘线14的每个的上表面可以沿第一方向X基本上共平面。
参照图13A和13B，掩模线27可以形成在第一绝缘线14、第一下电极层18、第一间隔物层21和第一间隙填充层24上。掩模线27可以与第一绝缘线14、第一下电极层18、第一间隔物层21和第一间隙填充层24的每个的上表面直接接触。掩模线27可以具有平行于衬底3的上表面3s在第一方向X上延伸的线形，并且第一绝缘线14可以具有在垂直于第一方向X的第二方向Y上延伸同时平行于衬底3的上表面3s的线形。第一隔离沟槽30可以通过在使用掩模线27作为蚀刻掩模的蚀刻工艺中蚀刻第一绝缘线14、第一下电极层18、第一间隔物层21、第一间隙填充层24和第一导电板12而形成。第一隔离沟槽30的每个可以具有在第一方向X上延伸的线形。第一导电板12可以被蚀刻以形成为在第一方向X上延伸并彼此间隔开的第一导电线12a。第一绝缘线14可以被蚀刻以形成为设置在第一隔离线33之间同时设置于第一导电线12a上的第一绝缘图案15。第一下电极层18、第一间隔物层21和第一间隙填充层24可以留在第一导电线12a上，并且可以留在第一隔离线33之间和在第一绝缘图案15之间。
参照图14A和14B，填充第一隔离沟槽30的第一隔离线33可以被形成。掩模线27可以在第一隔离线33形成之前或者在第一隔离线33的形成期间被去除。
参照图15A和15B，第一下电极层18和第一间隔物层21可以被部分地蚀刻以形成由第一隔离线33、第一绝缘图案和第一间隙填充层24限定的孔36。第一下电极层18可以被部分地蚀刻。因此，第一下电极层18可以被部分地蚀刻以形成第一下电极18a以及在平行于衬底3的上表面3s的方向上从第一下电极18a的下部延伸的第一下电极连接部18b。第一间隔物层21可以被部分地蚀刻以形成第一间隔物21a以及在平行于衬底3的表面3s的方向上从第一间隔物21a的下部延伸的第一间隔物连接部21b。
图16A和16B，部分地填充孔36的第一数据存储图案39可以被形成。第一上电极42可以形成在第一数据存储图案39上。第一上电极42可以形成在孔36中。形成第一上电极42可以包括在包含孔36和第一数据存储图案39的衬底上形成电极材料、以及通过化学机械平坦化(CMP)工艺暴露第一隔离线33、第一绝缘图案15和第一间隙填充层24。第一隔离线33、第一绝缘图案15和第一间隙填充层24的高度可以通过CMP工艺减小。第一隔离线33、第一绝缘图案15、第一间隙填充层24和第一上电极42可以具有沿着第一方向X形成共面表面的上表面。
参照图17A和17B，第一选择器结构57可以形成在第一上电极42上。填充第一选择器结构57之间的间隙的第一层间绝缘层63可以被形成。第一选择器结构57的每个可以包括顺序堆叠的第一选择器下电极51、第一选择器53和第一选择器上电极55。
在一示例实施方式中，形成第一选择器结构57和第一层间绝缘层63可以包括在包含第一上电极42的衬底上基本上顺序地形成第一选择器下电极层、第一选择器层和第一选择器上电极层，通过图案化第一选择器下电极层、第一选择器层和第一选择器上电极层形成第一选择器结构57，以及形成填充第一选择器结构57之间的间隙的第一层间绝缘层63。
在一示例实施方式中，形成第一选择器结构57和第一层间绝缘层63可以包括在包含第一上电极42的衬底上形成具有暴露第一上电极42的开口的第一层间绝缘层63、以及在第一层间绝缘层63的开口中形成第一选择器结构57。
参照图3A和3B，包括第一选择器结构57和第一层间绝缘层63的衬底3可以相对于与衬底3的表面3s平行的方向旋转90度，然后可以重复地执行形成参照图11A和11B描述的第一导电板12至参照图17A和17B描述的第一选择器结构57和第一层间绝缘层63的工艺。因此，可以形成参照图3A和3B描述的第二隔离线133、第二导电线112a、第二绝缘图案115、第二下电极118a、第二下电极连接部118b、第二数据存储图案139、第二上电极142、第二间隔物121a、第二间隔物连接部121b、第二间隙填充层124、第二选择器结构157和第二层间绝缘层163。
因此，第二隔离线133、第二导电线112a、第二绝缘图案115、第二下电极118a、第二下电极连接部118b、第二数据存储图案139、第二上电极142、第二间隔物121a、第二间隔物连接部121b、第二间隙填充层124、第二选择器结构157和第二层间绝缘层163可以通过与参照图11A和11B描述的形成第一隔离线33、第一导电线12a、第一绝缘图案15、第一下电极18a、第一下电极连接部18b、第一数据存储图案39、第一上电极42、第一间隔物21a、第一间隔物连接部21b、第一间隙填充层24、第一选择器结构57和第一层间绝缘层63的方法相同的方法而形成。
上绝缘线176可以形成在第二选择器结构157和第二层间绝缘层163上，并且填充上绝缘线176的第三导电线191a可以被形成。上绝缘线176的每个可以包括第一上绝缘层174和在第一上绝缘层174上的第二上绝缘层175。形成第三导电线191a可以包括形成共形地覆盖上绝缘线176的第一上导电层184a、在第一上导电层184a上形成填充上绝缘线176之间的间隙的第二上导电层187a、以及平坦化第一上导电层184a和第二上导电层187a直到上绝缘线176被暴露。因此，可以形成如参照图3A和3B所述的半导体器件。
如上所述，可以执行以下工艺：第一导电板12(参见例如图11A和11B)被形成，当在平行于衬底3的上表面3s的平面上被观察时具有在第二方向Y上延伸的线形的第一下电极层18形成在第一导电板12上，用于从第一导电板12形成第一导电线12a(参见例如图13A和13B)的第一隔离沟槽30(参见例如图13A和13B)被形成，以及填充第一隔离沟槽30的第一隔离线33(参见例如图14A和14B)被形成。因为如上所述的第一隔离沟槽30(参见例如图13A和13B)可以具有在垂直于第二方向Y的第一方向X上延伸的形状，所以具有在第二方向Y上延伸的线形的第一下电极层18可以通过第一隔离沟槽30彼此分隔(参见例如图13A和13B)。第一下电极层18可以每个设置在第一导电线12a(参见例如图13A和13B)中的对应的一个上。第一下电极层18可以与第一导电线12a(参见例如图13A和13B)基本同时形成。因此，如参照图15A和15B所述，留在第一导电线12a(参见例如图13A和13B)上的第一下电极层18(参见例如图13A和13B)可以被部分地蚀刻，因而可以形成为第一下电极18a(参见例如图15A和15B)。如上所述，作为形成第一导电板12(参见例如图11A和11B)的工艺，第一下电极层18和第一隔离线33可以被顺序地执行，并且第一下电极18a可以在第一导电线12a上自对准。因此，可以减少或消除形成在相邻的第一导电线12a上的第一下电极18a之间的电短路的发生。根据本发明构思的一示例性实施方式，可以提供能够防止这样的缺陷的方法和结构，从而提高半导体器件的生产率并提高半导体器件的可靠性。
下面将参照图18A至20B更详细地描述形成如以上参照图4A和4B所述的第二隔离线133的方法的一示例。
参照图18A和18B，参照图11A至16B描述的工艺可以被执行以制备包括第一隔离线33、第一绝缘图案15、第一间隙填充层24和第一上电极42(参见例如图16A和16B)的衬底3。第一选择器线56和在第一选择器线56之间的第一层间绝缘层63可以形成在包括第一隔离线33、第一绝缘图案15、第一间隙填充层24和第一上电极42的衬底3上。第一选择器线56可以包括顺序堆叠的第一选择器下电极层50、第一选择器层52和第一选择器上电极层54。
在一示例实施方式中，形成第一选择器线56和第一层间绝缘层63可以包括形成第一选择器线56、然后形成填充第一选择器线56的第一层间绝缘层63。或者，形成第一选择器线56和第一层间绝缘层63可以包括形成具有开口的第一层间绝缘层63、然后在第一层间绝缘层63的开口中形成第一选择器线56。
参照图19A和19B，第二导电板112可以形成在第一层间绝缘层63和第一选择器线56上。第二导电板112可以包括顺序堆叠的第一中间导电层108和第二中间导电层109。
参照图20A和20B，包括第一选择器线56、第一层间绝缘层63和第二导电板112的衬底3可以相对于与衬底3的上表面3s平行的方向旋转90度，然后可以重复地执行参照图11A和11B描述的形成第一绝缘线14的工艺到参照图17A和17B描述的形成第一选择器结构57和第一层间绝缘层63的工艺。在这种情况下，参照图13A和13B描述的形成与第一隔离沟槽30对应的隔离沟槽的工艺可以被改变为执行在穿透第二导电板112的同时穿透第一选择器线56和第一层间绝缘层63的工艺。诸如之前关于图4A和4B所述那些的改变后的第二隔离线133可以在这样的改变的隔离沟槽中形成。通过形成这样的改变的隔离沟槽的工艺，第二导电板112可以形成为第二导电线112a，第一选择器线56可以形成为第一选择器结构57，并且第一层间绝缘层63可以留在第二导电线112a之下。
第一选择器线56可以形成为第一选择器结构57同时第二导电线112a被形成。因此，第一选择器结构57和第二导电线112a可以具有自对准的侧表面。因此，由于第一选择器结构57与第二导电线112a之间的接触面积基本上是恒定的，所以可以增加分散特性的一致性。
下面将参照图21A和21B更详细地描述形成参照图7A和7B描述的缓冲导电线212a和缓冲绝缘线205的方法的一示例。
参照图21A和21B，参照图11A至17B描述的工艺可以被执行以制备包括第一选择器结构57和第一层间绝缘层63(参见例如图16A和16B)的衬底3。缓冲绝缘层可以形成在包括第一选择器结构57和第一层间绝缘层63的衬底3上。缓冲绝缘层可以包括顺序堆叠的第一缓冲绝缘层202和第二缓冲绝缘层203。缓冲绝缘层可以被图案化以形成具有暴露第一选择器结构57的开口205a的缓冲绝缘线205。缓冲导电线212a可以在缓冲绝缘线205的开口205a中形成。形成缓冲导电线212a可以包括形成共形地覆盖开口205a的内壁的第一缓冲导电层208a、在第一缓冲导电层208a上形成填充开口205a的第二缓冲导电层209a、以及平坦化第一缓冲导电层208a和第二缓冲导电层209a直到缓冲绝缘线205被暴露。因此，之前参照图7A和7B描述的缓冲导电线212a和缓冲绝缘线205可以被形成。包括缓冲导电线212a和缓冲绝缘线205的衬底3可以相对于衬底3的上表面3s旋转90度，然后可以重复地执行形成参照图11A和11B描述的第一导电板12到参照图17A和17B描述的第一选择器结构57和第一层间绝缘层63的工艺。
下面将参照图22A和22B更详细地描述形成参照图9A和9B描述的缓冲导电线212b和缓冲绝缘线214的方法的一示例。
参照图22A和22B，参照图18A和18B描述的工艺可以被执行以制备包括第一选择器线56和第一层间绝缘层63(参见例如图18A和18B)的衬底3。缓冲导电板212可以形成在第一选择器线56和第一层间绝缘层63上。缓冲导电板212可以包括第一缓冲导电层208b和在第一缓冲导电层208b上的第二缓冲导电层209b。具有开口113a的掩模113可以形成在缓冲导电板212上。第一选择器线56可以具有在第一方向X上延伸的线形，并且开口113a可以具有在第二方向Y上延伸的线形。
参照图23A和23B，缓冲导电板212、第一选择器线56和第一层间绝缘层63可以使用掩模113(参见例如图22A和22B)被蚀刻，并且缓冲绝缘线214可以填充通过蚀刻形成的空间。掩模113(参见例如图22A和22B)可以在缓冲绝缘线214形成之前或者在缓冲绝缘线214的形成期间被去除。缓冲导电板212可以被蚀刻以形成为缓冲导电线212b，第一选择器线56可以被蚀刻以形成为第一选择器结构57，并且第一层间绝缘层63可以留在缓冲导电线212b之下。因此，与参照图9A和9B所述那些类似的缓冲导电线212b和缓冲绝缘线214可以被形成。
缓冲导电线212b可以与第二导电线112a(参见例如图9A和9B)一起形成公共位线或公共字线。因此，由于可以增加公共位线或公共字线的导电性，所以可以提高半导体器件的速度和可靠性。
如上所述，形成在一个第一导电线12a上的第一下电极18a、第一数据存储图案39和第一上电极42可以与一个第一导电线12a一起形成在第一隔离线33之间。第一隔离线33可以防止形成在彼此间隔开同时彼此相邻的第一导电线12a上的第一下电极18a之间的电短路。
根据一示例实施方式，导电线、电极和数据存储图案可以形成在隔离线之间。隔离线可以防止其间设置有隔离线的相邻电极之间的电短路。此外，导电线和电极可以在隔离线之间自对准。因此，由于导电线与电极之间的接触面积可以基本上是恒定的，所以可以增加导电线与电极之间的接触电阻分散一致性。因此，根据一示例实施方式，可以提供隔离线，通过该隔离线，可以防止电极之间的电短路，并且导电线和电极可以自对准。通过提供包括这样的隔离线的半导体器件，可以提高半导体器件的生产率和可靠性。
虽然以上已经显示和描述了示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不脱离本发明构思的范围。
本申请要求2017年7月6日向韩国知识产权局提交的韩国专利申请第10-2017-0085798号的优先权，其公开通过引用全文合并于此。

Claims (15)

1.一种半导体器件，包括：
第一隔离线，位于衬底上方并且在第一方向上延伸；
第二隔离线，位于所述第一隔离线上方并且在第二方向上延伸，所述第一方向和所述第二方向彼此垂直以在与所述衬底的面对所述第一隔离线的上表面平行的平面上具有直角；
第一导电线，设置在所述第一隔离线之间，其中所述第一导电线与所述衬底间隔开；
第二导电线，设置在所述第二隔离线之间；
第一数据存储图案，设置在所述第一隔离线之间，其中所述第一数据存储图案位于所述第一导电线上方；
第二数据存储图案，设置在所述第二隔离线之间，其中所述第二数据存储图案位于所述第二导电线上方；以及
第三导电线，位于所述第二隔离线上方并且在所述第一方向上延伸。
2.根据权利要求1所述的半导体器件，还包括：
第一绝缘图案，设置在所述第一隔离线之间并且设置在所述第一导电线上；以及
第二绝缘图案，设置在所述第二隔离线之间并且设置在所述第二导电线上，
其中所述第一数据存储图案中成对的第一数据存储图案设置在所述第一导电线上彼此相邻的成对的所述第一绝缘图案之间，以及
所述第二数据存储图案中成对的第二数据存储图案设置在所述第二导电线上彼此相邻的成对的所述第二绝缘图案之间。
3.根据权利要求2所述的半导体器件，还包括：
第一下电极，设置在所述第一隔离线之间，其中所述第一下电极中的一个第一下电极设置在所述成对的第一数据存储图案与所述第一导电线之间；
第一上电极，设置在所述第一隔离线之间并且设置在所述成对的第一数据存储图案上；
第二下电极，设置在所述第二隔离线之间，其中所述第二下电极中的一个第二下电极设置在所述成对的第二数据存储图案与所述第二导电线之间；以及
第二上电极，设置在所述第二隔离线之间并且设置在所述成对的第二数据存储图案上。
4.根据权利要求3所述的半导体器件，还包括：
第一下电极连接部，在平行于所述衬底的所述上表面的方向上从所述第一下电极的下部延伸；以及
第二下电极连接部，在平行于所述衬底的所述上表面的方向上从所述第二下电极的下部延伸。
5.根据权利要求3所述的半导体器件，还包括：
第一间隔物，设置在所述第一隔离线之间，其中所述第一间隔物设置在所述第一数据存储图案与所述第一导电线之间；
第二间隔物，设置在所述第二隔离线之间，其中所述第二间隔物设置在所述第二数据存储图案与所述第二导电线之间；
第一间隙填充层，设置在所述第一隔离线之间，其中所述第一间隙填充层设置在所述第一上电极之间、在所述第一数据存储图案之间、以及在所述第一间隔物之间；以及
第二间隙填充层，设置在所述第二隔离线之间，其中所述第二间隙填充层设置在所述第二上电极之间、在所述第二数据存储图案之间、以及在所述第二间隔物之间。
6.根据权利要求5所述的半导体器件，其中所述第一下电极设置在所述第一间隔物与所述第一绝缘图案之间，以及
所述第二下电极设置在所述第二间隔物与所述第二绝缘图案之间。
7.根据权利要求3所述的半导体器件，还包括：
第一选择器结构，在所述第一上电极上；以及
第二选择器结构，在所述第二上电极上，
其中所述第一选择器结构的每个包括第一选择器，所述第二选择器结构的每个包括第二选择器，并且所述第一选择器和所述第二选择器分别形成为阈值开关器件。
8.根据权利要求7所述的半导体器件，其中所述第二隔离线在所述第一选择器结构之间延伸。
9.根据权利要求7所述的半导体器件，还包括：
缓冲导电线，设置在所述第一选择器结构与所述第二导电线之间；以及
缓冲绝缘层，在所述缓冲导电线的侧面。
10.根据权利要求7所述的半导体器件，其中所述第一选择器结构的每个还包括在所述第一选择器之下的第一选择器下电极和在所述第一选择器上的第一选择器上电极，以及
所述第二选择器结构的每个还包括在所述第二选择器之下的第二选择器下电极和在所述第二选择器上的第二选择器上电极。
11.一种半导体器件，包括：
基底绝缘层，在衬底上；
第一隔离线，设置在所述基底绝缘层上并且在第一方向上延伸；
第二隔离线，位于所述第一隔离线上方并且在第二方向上延伸，所述第一方向和所述第二方向在与所述衬底的上表面平行的平面上彼此垂直；
第一导电线，设置在所述第一隔离线之间并且设置在所述基底绝缘层上；
第二导电线，设置在所述第二隔离线之间；
设置在所述第一隔离线之间并且位于所述第一导电线上方的第一下电极、第一数据存储图案和第一上电极；
设置在所述第二隔离线之间并且位于所述第二导电线上方的第二下电极、第二数据存储图案和第二上电极；
第一选择器结构，设置在所述第一上电极上并且位于所述第二导电线之下；
第二选择器结构，设置在所述第二上电极上；以及
第三导电线，设置在所述第二选择器结构上并且在所述第一方向上延伸。
12.根据权利要求11所述的半导体器件，其中所述第一导电线包括顺序堆叠的第一下导电层和第二下导电层，
所述第二导电线包括顺序堆叠的第一中间导电层和第二中间导电层，
所述第一下导电层和所述第二下导电层具有竖直对准的侧表面，以及
所述第一中间导电层和所述第二中间导电层具有竖直对准的侧表面。
13.根据权利要求12所述的半导体器件，还包括上绝缘线，所述上绝缘线设置在所述第三导电线的侧面同时在所述第二选择器结构之间延伸，
其中所述第三导电线包括顺序堆叠的第一上导电层和第二上导电层，所述第一上导电层和所述第二上导电层具有竖直对准的侧表面。
14.根据权利要求12所述的半导体器件，还包括设置在所述第三导电线的侧面上的上绝缘线，
其中所述第三导电线包括第一上导电层和第二上导电层，所述第一上导电层覆盖所述第二上导电层的下表面并且在所述第二上导电层与所述上绝缘线之间延伸。
15.根据权利要求12所述的半导体器件，还包括缓冲导电线，所述缓冲导电线设置在所述第二导电线之下并且设置在所述第一选择器结构上；以及
缓冲绝缘线，在所述缓冲导电线的侧面，
其中所述第二隔离线设置在所述缓冲绝缘线上。
CN201810549261.7A 2017-07-06 2018-05-31 包括在隔离线之间的数据存储图案的半导体器件 Active CN109216350B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170085798A KR102307058B1 (ko) 2017-07-06 2017-07-06 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자
KR10-2017-0085798 2017-07-06

Publications (2)

Publication Number Publication Date
CN109216350A CN109216350A (zh) 2019-01-15
CN109216350B true CN109216350B (zh) 2023-10-10

Family

ID=64502797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810549261.7A Active CN109216350B (zh) 2017-07-06 2018-05-31 包括在隔离线之间的数据存储图案的半导体器件

Country Status (3)

Country Link
US (1) US10153327B1 (zh)
KR (1) KR102307058B1 (zh)
CN (1) CN109216350B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497867B1 (en) 2018-07-02 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer structure to increase crystalline temperature of a selector device
US10734447B2 (en) * 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
DE102019115915A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung, welche speicherzellen aufweist, und verfahren zur herstellung derselben

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066204A (zh) * 2011-10-20 2013-04-24 爱思开海力士有限公司 相变存储器件和半导体器件的制造方法
CN103165607A (zh) * 2011-12-15 2013-06-19 爱思开海力士有限公司 半导体存储器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7279380B2 (en) 2004-11-10 2007-10-09 Macronix International Co., Ltd. Method of forming a chalcogenide memory cell having an ultrasmall cross-sectional area and a chalcogenide memory cell produced by the method
KR100782496B1 (ko) 2006-11-09 2007-12-05 삼성전자주식회사 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법
KR20090020938A (ko) 2007-08-24 2009-02-27 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
JP5191803B2 (ja) * 2008-05-29 2013-05-08 株式会社東芝 不揮発性記憶装置の製造方法
JP2010165803A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface
KR101097440B1 (ko) 2009-12-16 2011-12-23 주식회사 하이닉스반도체 크로스 패터닝 기법을 이용한 상변화 메모리 장치의 제조방법
KR101115512B1 (ko) 2010-01-13 2012-02-27 주식회사 하이닉스반도체 상변화 메모리 장치 및 제조 방법
JP5420436B2 (ja) 2010-01-15 2014-02-19 株式会社日立製作所 不揮発性記憶装置およびその製造方法
KR20150135804A (ko) * 2014-05-26 2015-12-04 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102192895B1 (ko) 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9299747B1 (en) 2014-11-24 2016-03-29 Intel Corporation Electrode configurations to increase electro-thermal isolation of phase-change memory elements and associated techniques
US9570516B2 (en) * 2015-01-28 2017-02-14 HGST, Inc. Method for forming PCM and RRAM 3-D memory cells
US9691475B2 (en) * 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
US20160307963A1 (en) * 2015-04-20 2016-10-20 Micron Technology, Inc. Array Of Memory Cells, Methods Associated With Forming Memory Cells That Comprise Programmable Material, And Methods Associated With Forming Memory Cells That Comprise Selector Device Material
KR102316317B1 (ko) * 2015-06-05 2021-10-22 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102395193B1 (ko) * 2015-10-27 2022-05-06 삼성전자주식회사 메모리 소자 및 그 제조 방법
US10424619B2 (en) * 2016-01-13 2019-09-24 Samsung Electronics Co., Ltd. Variable resistance memory devices and methods of manufacturing the same
KR20180065677A (ko) * 2016-12-08 2018-06-18 삼성전자주식회사 임계 스위칭 소자들을 갖는 라인 패턴을 포함하는 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066204A (zh) * 2011-10-20 2013-04-24 爱思开海力士有限公司 相变存储器件和半导体器件的制造方法
CN103165607A (zh) * 2011-12-15 2013-06-19 爱思开海力士有限公司 半导体存储器件及其制造方法

Also Published As

Publication number Publication date
KR20190005323A (ko) 2019-01-16
CN109216350A (zh) 2019-01-15
KR102307058B1 (ko) 2021-10-01
US10153327B1 (en) 2018-12-11

Similar Documents

Publication Publication Date Title
CN107204351B (zh) 半导体存储器件和制造其的方法
US10593874B2 (en) Variable resistance memory devices and methods of manufacturing the same
CN106992196B (zh) 可变电阻存储器件
TWI716548B (zh) 半導體記憶體裝置及其製造方法
CN108666340B (zh) 半导体器件
KR20110135285A (ko) 상변화 메모리 소자의 제조방법
CN109216350B (zh) 包括在隔离线之间的数据存储图案的半导体器件
CN110858623B (zh) 可变电阻存储器件及其制造方法
US11127900B2 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
KR20200026343A (ko) 가변 저항 메모리 장치
CN112701219A (zh) 半导体装置及其制造方法
CN109659430B (zh) 包括数据存储图案的半导体装置
CN110993637A (zh) 可变电阻存储器件
CN111490062A (zh) 包括数据存储图案的半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant