CN109189141B - 一种负压自举电路 - Google Patents
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Abstract
本发明公开一种负压自举电路，属于集成电路技术领域。该负压自举电路包括二级电荷泵、钳位支路和负压检测支路；其中，二级电荷泵的输出端与钳位支路的栅控制端相连接，二级电荷泵的输入端与钳位支路的输出端相连接；负压检测支路的输出端与二级电荷泵和钳位支路中所有PMOS管的衬底相连接；钳位支路的输入端和负压检测支路的输入端均与被自举负压相连。引入二级电荷泵来提供开关管的初始控制电压；增加一个负压检测支路，根据输入负向电压值来切换所有POMS管的沉底电位，避免N阱击穿问题；通过引入钳位支路来稳定输出电压值，以避免整个负压自举电路承受过高的极限耐压，从而实现负向电压精准自举和无损传输。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种负压自举电路。
背景技术
目前flash是应用最为广泛的非易失性存储器，作为独立存储器、或作为内嵌IP，已经被广泛地应用于数据存储、工业控制、人工智能和物联网等领域。众所周知，flash是通过热电子发射机理来实现对存储单元的浮栅电荷的收集和释放；通常在flash芯片内部设计有正、负电荷泵电路来产生足够高的电压差，以达到热电子发射的条件，其中涉及到负向电压的传输问题。由于受到芯片P型沉底、MOS管的有限耐压等工艺条件的限制，负向电压传输一直都是一个难题。在flash芯片内部，往往采用PMOS管作为负压的传输管；为了实现更好的芯片隔离与无损传输，PMOS管的栅控电压必须低于被传输负压，这时就需要一个负压自举电路来产生PMOS传输管栅控电压。
图1中所示为传统的负向自举电路结构，采用一个二级电荷泵直接对输入负压Vin进行自举。这种电路结构存在一个缺点：(1)输出电压值Vout大于Vin两个PMOS管的开启电压Vth；(2)电路中PMOS管承受较高的电压应力，PMOS管的耐压要求大于Vin+2·Vth+VDD。
发明内容
本发明的目的在于提供一种负压自举电路，以解决现有的负向自举电路对PMOS管耐压要求高的问题。
为解决上述技术问题，本发明提供一种负压自举电路，包括二级电荷泵、钳位支路和负压检测支路；其中，
所述二级电荷泵的输出端与所述钳位支路的栅控制端相连接，所述二级电荷泵的输入端与所述钳位支路的输出端相连接；
所述负压检测支路的输出端与所述二级电荷泵和所述钳位支路中所有PMOS管的衬底相连接；
所述钳位支路的输入端和所述负压检测支路的输入端均与被自举负压相连。
可选的，所述二级电荷泵包括第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3，第一电容C1、第二电容C2和第三电容C3；
所述第一PMOS管MP1的栅端接其漏端，并共同接地电压VSS；所述第二PMOS管MP2的栅端接其漏端，并共同接所述第一PMOS管的源端和所述第一电容C1的上极板；所述第三PMOS管MP3的栅端接其漏端，并共同接所述第二PMOS管MP2的源端和所述第二电容C2的上极板；所述第三PMOS管的源端接所述第三电容C3的上极板。
可选的，所述钳位支路包括第四PMOS管MP4和第五PMOS管MP5；所述第四PMOS管MP4和所述第五PMOS管MP5的漏端均与被自举负压相连，栅端均连接所述二级电荷泵的输出端，所述第四PMOS管MP4的源端接所述第二PMOS管MP2的漏端，所述第五PMOS管MP5的源端接所述第二PMOS管MP2的源端。
可选的，所述负压检测支路包括比较器和迟滞缓冲器；所述比较器的正向输入端与被自举负压相连接，负向输入端接入基准电压；比较器的输出端与所述迟滞缓冲器的输入端相连接，迟滞缓冲器的输出端与所述第一PMOS管MP1、所述第二PMOS管MP2、所述第三PMOS管MP3、所述第四PMOS管MP4和所述第五PMOS管MP5的衬底相连接。
可选的，所述比较器的翻转阈值为-1V到-2.5V。
可选的，所述第一电容C1的下极板接时钟CLK，所述第二电容C2的下极板接时钟CLKn，所述第三电容C3的下极板接地。
在本发明中提供了一种负压自举电路，包括二级电荷泵、钳位支路和负压检测支路；其中，所述二级电荷泵的输出端与所述钳位支路的栅控制端相连接，所述二级电荷泵的输入端与所述钳位支路的输出端相连接；所述负压检测支路的输出端与所述二级电荷泵和所述钳位支路中所有PMOS管的衬底相连接；所述钳位支路的输入端和所述负压检测支路的输入端均与被自举负压相连。
有益效果是：(1)与传统结构相比，新增加的钳位支路实现了电压Vout对被自举负压Vin的一个PMOS管开启电压Vth的精准电压自举，减小了PMOS管的耐压要求；(2)新增加的负压检测支路可实时检测Vin负压值，当达到比较阈值后，将二级电荷泵和钳位支路中的所有PMOS管的N阱电位由PMOS管的工作电压VDD变为地电压VSS，在保证负向电压可控传输的前提下，进一步降低了传输负压的PMOS管的耐压要求。
附图说明
图1是传统负压自举电路的结构示意图；
图2是本发明实施例一提供的负压自举电路的结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种负压自举电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种负压自举电路，其结构如图2所示。所述负压自举电路包括二级电荷泵、钳位支路和负压检测支路；其中，所述二级电荷泵的输出端输出信号Vout至所述钳位支路的栅控制端，所述二级电荷泵的输入端与所述钳位支路的输出端相连接；所述负压检测支路的输出端输出信号Vsub至所述二级电荷泵和所述钳位支路中所有PMOS管的衬底；所述钳位支路的输入端和所述负压检测支路的输入端均与被自举负压Vin相连。
具体的，请继续参阅图2。所述二级电荷泵包括第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3，第一电容C1、第二电容C2和第三电容C3。所述第一PMOS管MP1的栅端接其漏端，并共同接地电压VSS；所述第二PMOS管MP2的栅端接其漏端，并共同接所述第一PMOS管的源端和所述第一电容C1的上极板，所述第一电容C1的下极板接入时钟CLK；所述第三PMOS管MP3的栅端接其漏端，并共同接所述第二PMOS管MP2的源端和所述第二电容C2的上极板，所述第二电容C2的下极板接时钟CLKn；所述第三PMOS管的源端接所述第三电容C3的上极板，所述第三电容C3的下极板接地。
具体的，所述钳位支路包括第四PMOS管MP4和第五PMOS管MP5；所述第四PMOS管MP4和所述第五PMOS管MP5的漏端均与被自举负压Vin相连，栅端均接入所述二级电荷泵的输出端输出的信号Vout，所述第四PMOS管MP4的源端输出电压V1至所述第二PMOS管MP2的漏端，所述第五PMOS管MP5的源端输出电压V2至所述第二PMOS管MP2的源端。
所述负压检测支路包括比较器和迟滞缓冲器；所述比较器的正向输入端与被自举负压Vin相连接，负向输入端接入基准电压Vref；比较器的输出端与所述迟滞缓冲器的输入端相连接，迟滞缓冲器的输出端输出信号Vsub至所述第一PMOS管MP1、所述第二PMOS管MP2、所述第三PMOS管MP3、所述第四PMOS管MP4和所述第五PMOS管MP5的衬底。进一步的，所述比较器的翻转阈值为-1V到-2.5V。
本发明实施例一提供的负压自举电路具体工作原理如下：
首先时钟CLK和CLKn分别加载到第一电容C1、第二电容C2上，所述二级电荷泵开始工作，基于电荷泵的基本工作原理，地电压VSS为所述二级电荷泵提供初始电压输入，第二PMOS管MP2、第三PMOS管MP3与第一电容C1、第二电容C2构成两级电荷泵，第三电容C3作为输出电压Vout的稳压电容，每级泵提供VDD-Vth的电压降，二级电荷泵的初始输出电压Vout为VSS+Vth-2·(VDD-Vth)，这是一个负电压值；其中，VDD为PMOS管的工作电压，Vth为PMOS管的开启电压。
在本发明中电压Vout被加载到钳位支路中的两个PMOS管的栅控制端，该两个PMOS传输管处于开启状态，V1和V2电压值与被自举负压Vin相等，被自举负压Vin被直接引入到第三PMOS管MP3的栅端和漏端，由于所述第三PMOS管MP3为二极管连接方式，则电压Vout被被自举负压Vin抬升1个Vth，Vout被钳位到Vin+Vth，二级电荷泵不再对电压Vout起作用。由于第四PMOS管MP4、第五PMOS管MP5的栅端电压高于被自举负压Vin，迫使第四PMOS管MP4、第五PMOS管MP5关闭，使二级电荷泵恢复正常工作，Vout电压恢复到VSS+Vth-2·(VDD-Vth)，第四PMOS管MP4、第五PMOS管MP5又重新开启；以此类推，第四PMOS管MP4与第五PMOS管MP5循环处于开启和关闭状态，第四PMOS管MP4和第五PMOS管MP5的栅控制电压Vout就稳定在(Vin-Vth)附近，从而实现了对Vin的一个Vth精准自举。
随着Vin的逐渐下降，当超过某一负压点时，负压检测支路中的比较器发生翻转，通过信号Vsub将所述第一PMOS管MP1、所述第二PMOS管MP2、所述第三PMOS管MP3、所述第四PMOS管MP4和所述第五PMOS管MP5的衬底电位从VDD切换到地电压VSS，在保证所有PMOS管的N阱电位最高的同时，将PMOS管的耐压要求从VDD-(Vin-Vth)减小到-(Vin-Vth)，进一步降低了PMOS管的耐压要求。
通过上述分析，本发明实施例一提供的负压自举电路，通过新增钳位支路、负压检测支路，实现了Vout对Vin的一个Vth的精准电压自举，同时通过改进之后，PMOS管的最大承受电压减小到-(Vin-Vth)，显著地降低了PMOS管的耐压要求。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种负压自举电路，其特征在于，包括二级电荷泵、钳位支路和负压检测支路；其中，
所述二级电荷泵的输出端与所述钳位支路的栅控制端相连接，所述二级电荷泵的输入端与所述钳位支路的输出端相连接；
所述负压检测支路的输出端与所述二级电荷泵和所述钳位支路中所有PMOS管的衬底相连接；
所述钳位支路的输入端和所述负压检测支路的输入端均与被自举负压相连。
2.如权利要求1所述的负压自举电路，其特征在于，所述二级电荷泵包括第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3，第一电容C1、第二电容C2和第三电容C3；
所述第一PMOS管MP1的栅端接其漏端，并共同接地电位VSS；所述第二PMOS管MP2的栅端接其漏端，并共同接所述第一PMOS管的源端和所述第一电容C1的上极板；所述第三PMOS管MP3的栅端接其漏端，并共同接所述第二PMOS管MP2的源端和所述第二电容C2的上极板；所述第三PMOS管的源端接所述第三电容C3的上极板。
3.如权利要求2所述的负压自举电路，其特征在于，所述钳位支路包括第四PMOS管MP4和第五PMOS管MP5；所述第四PMOS管MP4和所述第五PMOS管MP5的漏端均与被自举负压相连，栅端均连接所述二级电荷泵的输出端，所述第四PMOS管MP4的源端接所述第二PMOS管MP2的漏端，所述第五PMOS管MP5的源端接所述第二PMOS管MP2的源端。
4.如权利要求3所述的负压自举电路，其特征在于，所述负压检测支路包括比较器和迟滞缓冲器；所述比较器的正向输入端与被自举负压相连接，负向输入端接入基准电压；比较器的输出端与所述迟滞缓冲器的输入端相连接，迟滞缓冲器的输出端与所述第一PMOS管MP1、所述第二PMOS管MP2、所述第三PMOS管MP3、所述第四PMOS管MP4和所述第五PMOS管MP5的衬底相连接。
5.如权利要求4所述的负压自举电路，其特征在于，所述比较器的翻转阈值为-1V到-2.5V。
6.如权利要求5所述的负压自举电路，其特征在于，所述第一电容C1的下极板接时钟CLK，所述第二电容C2的下极板接时钟CLKn，所述第三电容C3的下极板接地。
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