CN109155317A - 三维存储器件中的阶梯形成 - Google Patents

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Abstract

一种用于形成3D存储器的阶梯结构的方法，包括：在衬底上形成交替堆叠层；形成多个阶梯区域，其中，每个阶梯区域具有在第一方向上具有第一数量(M)的台阶的阶梯结构；形成第一掩模堆叠层，以暴露多个所述阶梯区域；去除暴露的阶梯区域中的(M)个堆叠层；在所述交替堆叠层之上形成第二掩模堆叠层，以至少在第二方向上暴露所述阶梯区域中的每者的边缘；以及依次重复去除(2M)个堆叠层的部分以及对第二掩模堆叠层进行修整。

Description

三维存储器件中的阶梯形成
技术领域
本公开的实施例涉及三维(3D)存储器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更有挑战性，而且成本更高。因此，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及用于控制往返于存储器阵列的信号的***装置。典型的3D存储器架构包括布置在衬底之上的栅电极的堆叠层，其中，多个半导体沟道穿过字线并与字线交叉进入衬底。字线与半导体沟道的交叉点形成了存储单元。
3D存储器架构需要电接触方案以允许对每个个体存储单元的控制。一种电接触规划是形成连接至每个个体存储单元的字线的阶梯结构。阶梯结构已经被用于沿典型3D存储器件中的半导体沟道连接多于32条字线。
随着半导体技术的进步，诸如3D NAND存储器件的3D存储器件不断地使更多的氧化物/氮化物(ON)层缩放。结果，用于形成这样的阶梯结构的现有多周期修整和刻蚀过程受到低生产量的困扰并且成本高昂。
发明内容
文中公开了一种用于形成3D存储器件的阶梯结构的方法的实施例。所公开的结构和方法提供了很多益处，包括但不限于降低了3D存储器件的制作复杂性和制造成本。
在一些实施例中，一种用于形成3D存储器件的方法包括：形成包括设置在衬底之上的多个电介质层对的交替堆叠层，以及形成阶梯区域，其中，所述阶梯区域中的每者具有在第一方向上具有第一数量(M)的台阶的阶梯结构，其中，所述M个台阶中的每者暴露所述交替堆叠层中的堆叠层的表面的部分，并且所述第一数量M为正数。所述方法还包括去除第一多个阶梯区域处的所述交替堆叠层的M个堆叠层。所述方法还包括：使用第一掩模堆叠层去除所述阶梯区域中的每者处的交替堆叠层的2M个堆叠层的部分；对所述第一掩模堆叠层进行修整；以及依次重复进行如下两个过程：使用所述第一掩模堆叠层去除所述阶梯区域中的每者处的交替堆叠层的2M个堆叠层的部分以及对所述第一掩模堆叠层进行修整。
在一些实施例中，形成所述阶梯区域还包括：在所述交替堆叠层之上形成第二掩模堆叠层；使用光刻工艺使所述第二掩模堆叠层图案化，以在所述交替堆叠层之上限定阶梯区域；使用所述第二掩模堆叠层去除最顶部电介质层对的部分；对所述第二掩模堆叠层进行修整；以及依次重复去除和修整直到形成所述M个台阶为止。
在一些实施例中，去除所述交替堆叠层的M个堆叠层包括干法刻蚀、湿法刻蚀或其组合。
在一些实施例中，对第一掩模堆叠层进行修整包括使用等向性干法刻蚀、湿法刻蚀或其组合来向内且递增地刻蚀第一掩模堆叠层。
在一些实施例中，通过光刻工艺使所述第一掩模堆叠层图案化，以至少在第一方向上暴露阶梯区域中的每者的边缘并且在第二方向上广泛覆盖阶梯区域中的每者。
在一些实施例中，第一方向垂直于第二方向，并且第一方向和第二方向两者都平行于衬底的顶表面。
在一些实施例中，所述方法还包括在所述衬底上的堆叠存储区域中形成多个竖直半导体沟道，其中，所述阶梯区域中的每者与所述堆叠存储区域相邻。
在一些实施例中，光刻工艺将限定所述第一多个阶梯区域和其它阶梯区域，其中，所述第一多个阶梯区域和所述其它阶梯区域通过所述堆叠存储区域分隔开。
在一些实施例中，一种用于形成3D存储器件的方法包括：在衬底之上形成交替堆叠层；在所述交替堆叠层的表面的第一部分之上去除所述交替堆叠层中的第一数量(M)的堆叠层，其中，M大于一；以及在所述交替堆叠层的所述表面的第二部分之上形成阶梯结构，其中，所述表面的第二部分包括所述表面的第一部分，并且所述阶梯结构中的每者在第一方向上具有M个台阶，其中，所述M个台阶中的每者是一级，从而暴露所述交替堆叠层中的堆叠层的表面的部分。
在一些实施例中，所述方法还包括依次重复如下两个过程：使用第一掩模堆叠层来去除所述阶梯结构中的每者处的所述交替堆叠层中的2M个堆叠层以及对第一掩模堆叠层进行修整。
在一些实施例中，通过光刻工艺使所述第一掩模堆叠层图案化，以覆盖每个阶梯结构的部分。
在一些实施例中，形成所述交替堆叠层包括使用化学气相沉积、物理气相沉积、等离子体增强CVD、溅射、金属有机化学气相沉积、原子层沉积或其组合来沉积所述层。
在一些实施例中，在所述衬底上形成交替堆叠层包括在所述衬底上设置多个电介质层对。
在一些实施例中，形成所述交替堆叠层包括在竖直方向上设置交替的导体/电介质层对。
在一些实施例中，3D存储器件包括设置在衬底之上的交替堆叠层；包括多个竖直半导体沟道的存储结构；与所述存储结构相邻的第一阶梯区域；与所述存储结构相邻的第二阶梯区域，其中，第二阶梯区域通过所述存储结构与所述第一阶梯区域水平分隔开；以及设置在第一和第二阶梯区域中的每者处以暴露所述交替堆叠层中的多个堆叠层的部分的阶梯结构，其中，所述阶梯结构包括第一方向上的多个台阶和第二方向上的第一数量(M)的台阶，其中，所述第一方向上的台阶中的每者具有2M级。
在一些实施例中，第一方向垂直于第二方向，并且第一方向和第二方向两者都平行于衬底的顶表面。
在一些实施例中，所述阶梯结构的第二方向上的台阶中的每者是一级。
在一些实施例中，第二阶梯区域中的阶梯结构的最顶部堆叠层比第一阶梯区域中的最顶部堆叠层低M级。
在一些实施例中，所述交替堆叠层中的每个堆叠层包括绝缘材料层和牺牲材料层。
在一些实施例中，所述交替堆叠层中的每个堆叠层包括绝缘材料层和导电材料层。
在一些实施例中，所述绝缘材料层包括氧化硅或氧化铝，所述牺牲材料包括多晶硅、氮化硅、多晶锗、多晶锗硅或其组合。
在一些实施例中，所述导电材料层包括多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽、氮化钨或其组合。
本领域技术人员根据本公开的说明、权利要求和附图能够理解本公开的其它方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据一些实施例的由图案化光刻胶堆叠层覆盖的多个电介质层对的截面图。
图2示出了根据一些实施例的形成具有一级的第一台阶的截面图。
图3-图5示出了根据一些实施例的形成具有两级的台阶的刻蚀-修整过程的各个阶段的透视表示。
图6示出了根据一些实施例的交错阶梯结构的截面图。
图7A示出了根据一些实施例的示例性3D存储器结构的顶视图。
图7B示出了根据一些实施例的阶梯区域的截面图。
图8A示出了根据一些实施例的当在阶梯区域中的每者处形成阶梯结构之后的示例性3D存储器结构的顶视图。
图8B示出了根据一些实施例的阶梯区域的3D视图。
图9A示出了根据一些实施例的当在阶梯区域中的每者处形成交织阶梯结构之后的示例性3D存储器结构的顶视图。
图9B示出了根据一些实施例的阶梯区域的截面图。
图9C示出了图9A的阶梯区域的3D视图。
图10示出了根据一些实施例的示例性3D存储器结构的顶视图。
图11A示出了根据一些实施例的当在阶梯区域中的每者处形成交织并且交错的阶梯结构之后的示例性3D存储器结构的顶视图。
图11B-图11C示出了图11A的阶梯区域的3D视图。
图12是根据一些实施例的用于形成3D存储器件的示例性方法的流程图。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必意在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。此外，“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。衬底包括顶表面和底表面。衬底的顶表面是形成半导体器件的地方，并且因此半导体器件形成于衬底的顶侧。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，底侧是相对接近衬底的层的一侧，并且顶侧是相对远离衬底的层。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面组之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“关于”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“关于”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指处于横向取向的衬底上的具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)的半导体器件，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指名义上垂直于衬底的横向表面。
在一些实施例中，NAND串或3D存储器件包括竖直延伸穿过多个导体/电介质层对的半导体沟道(例如，硅沟道)。多个导体/电介质层对在文中又被称为“交替的半导体/电介质堆叠层”。交替的导体/电介质堆叠层中的导体层可以被用作字线(电连接一个或多个控制栅)。字线与半导体沟道的交叉点形成了存储单元。竖直取向的存储器串需要导电材料(字线板或控制栅)与存取线(例如，字线)之间的电连接，以使得能够唯一地选择沿存储器串的或处于3D存储器件中的存储单元中的每者以用于写入或读取功能。
在3D存储器件架构中，用于存储数据的存储单元是竖直堆叠的，以形成堆叠存储结构。3D存储器件可以包括形成于堆叠存储结构的一个或多个侧上的阶梯结构，以用于(例如)字线扇出的目的，其中，堆叠存储结构包括多个半导体沟道，其中，半导体沟道可以是竖直或水平的。随着对更高存储容量的需求持续增大，堆叠存储结构的竖直级的数量也增大。相应地，需要更厚的掩模层(例如，光刻胶(PR)层)来刻蚀具有增多的级的阶梯结构。然而，掩模层厚度的增大可以使对阶梯结构的刻蚀控制更具有挑战性。
在本公开中，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)竖直表面(例如，沿z轴)，从而使每个水平表面邻接至从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接至从该水平表面的第二边缘向下延伸的第二竖直表面。所述水平表面中的每者被称为阶梯结构的“台阶”或“阶梯”。在本公开中，水平方向可以指平行于衬底(例如，提供用于在其上形成结构的制作平台的衬底)的顶表面的方向(例如，x轴或y轴)，并且竖直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。
阶梯结构可以通过使用形成于电介质堆叠层之上的掩模层反复刻蚀电介质堆叠层而由电介质堆叠层形成。在一些实施例中，掩模层可以包括光刻胶(PR)层。在本公开中，电介质堆叠层包括多个交替布置的电介质层对，并且每个电介质层对的厚度是一级。换言之，电介质层对中的每者在竖直方向上具有一级的高度。在本公开中，可互换使用的术语“阶梯”和“台阶”是指阶梯结构的一级或多级，并且台阶(或阶梯)暴露电介质层对的表面的部分。在一些实施例中，电介质层对包括交替的第一材料层和第二材料层。在一些实施例中，第一材料层包括绝缘材料层。在一些实施例中，第二材料层包括牺牲材料层或导电材料层。在一些实施例中，一个电介质层对中的第一材料层和第二材料层可以在标称上具有相同的处于衬底之上的高度，使得一组可以形成一个台阶。在阶梯结构的形成期间，对掩模层进行修整(例如，从电介质堆叠层的边界向内且递增地刻蚀)，并将其用作刻蚀掩模，从而对电介质堆叠层的暴露部分进行刻蚀。受到修整的掩模层的量可以与阶梯的尺寸直接相关(例如，由其确定)。可以使用适当的刻蚀(例如，等向性干法刻蚀或者湿法刻蚀)获得对掩模层的修整。可以接连形成并修整一个或多个掩模层，以形成阶梯结构。可以在对掩模层进行修整之后，使用适当的刻蚀剂刻蚀每个电介质层对，以去除第一材料层和第二材料层两者的部分。在形成阶梯结构之后，可以去除掩模层。在一些实施例中，第二材料层是导电材料层，并且因此可以是3D存储器结构的栅电极(或字线)。在一些实施例中，阶梯结构的第二材料层是牺牲材料层，并且之后能够利用金属/导体层来替换，以形成3D存储器结构的栅电极(或字线)。
阶梯结构能够提供互连方案作为字线扇出，以在互连形成过程之后控制半导体沟道。阶梯结构中的电介质层对中的每者与半导体沟道的部分交叉。在利用金属/导体层替换牺牲层中的每者之后，阶梯结构中的导电材料层中的每者能够控制半导体沟道的部分。互连形成过程的示例包括在阶梯结构之上设置或者以其它方式沉积诸如氧化硅、旋涂电介质或者硼磷硅酸盐玻璃(BPSG)的第二绝缘材料，并对第二绝缘材料平面化。阶梯结构中的导电材料层中的每者被暴露以在平面化的第二绝缘材料中打开多个接触孔，并且利用诸如氮化钛和钨的一种或多种导电材料填充所述接触孔，以形成多个VIA(竖直互连接入)结构。
在本公开中，术语“SC”是指阶梯结构内的电介质层对。在一些实施例中，阶梯结构包括交替堆叠层，每个堆叠层表示SC层。
图1示出了具有形成于衬底(未示出)之上(例如，形成于衬底的顶侧上)的多个SC层的结构100。SC层的每者可以包括具有第一材料层102和第二材料层104的电介质层对。对掩模堆叠层材料(例如，光刻胶层)进行沉积和图案化，以在SC层之上形成掩模堆叠层152。掩模堆叠层152限定了SC层的区域101和区域103。区域101处的SC层的顶表面被暴露，并且区域103处的SC层被掩模堆叠层152覆盖。在一些实施例中，掩模堆叠层152可以包括光刻胶或者基于碳的聚合物材料。在一些实施例中，区域101和区域103两者是使用包括光刻和刻蚀工艺在内的一种或多种工艺通过掩模堆叠层152限定的。
第一材料层102可以是包括氧化硅的绝缘层，并且第二材料层104可以是包括氮化硅的牺牲层，反之亦然。在一些实施例中，接下来利用导电材料层(例如，栅极金属材料)替换牺牲层，以形成3D存储器件的字线。在一些实施例中，第二材料层可以是导电材料层。
在一些实施例中，在其上形成结构100的衬底可以包括用于支撑3D存储器结构的任何适当材料。例如，衬底可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、任何适当III-V化合物、任何其它适当材料和/或它们的组合。
在一些实施例中，每个SC层的厚度可以彼此相同或不同。在一些实施例中，牺牲层包括不同于绝缘材料层的任何适当材料。例如，牺牲层可以包括多晶硅、氮化硅、多晶锗、多晶锗硅、任何其它适当材料和/或它们的组合中的一者或多者。在一些实施例中，牺牲层可以包括氮化硅。绝缘层可以包括任何适当的绝缘材料，例如，氧化硅或氧化铝。导电材料层可以包括任何适当导电材料。在一些实施例中，导电材料层可以包括多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽、氮化钨、任何其它适当材料和/或它们的组合中的一者或多者。绝缘材料层、牺牲材料层和导电材料层的形成可以包括任何适当的沉积方法，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、任何其它适当沉积方法和/或它们的组合。在一些实施例中，绝缘层、牺牲层和导电材料层均由CVD形成。
参考图2，阶梯结构200是通过在结构100上创建台阶105(具有一级台阶的阶梯)以及去除掩模堆叠层152而形成的。在一些实施例中，在台阶105形成之后去除掩模堆叠层152。台阶105具有一级，包括层246和248，并且台阶105是通过执行刻蚀过程以从由掩模堆叠层152限定的第一区域101去除单个SC层的至少部分而形成的。在一些实施例中，刻蚀过程包括使用任何适当的刻蚀剂(例如，湿法刻蚀和/或干法刻蚀)来依次去除第一材料层102和第二材料层104的部分。在一些实施例中，使用两种不同刻蚀剂分别去除第一材料层102的部分和第二材料层104的部分。用于第一材料层102的刻蚀剂具有足够高的相对于第二材料层104的刻蚀选择性，反之亦然。相应地，下层SC层能够起着刻蚀停止层的作用，从而仅对单个SC层进行图案化/刻蚀。在一些实施例中，第一材料层和第二材料层是使用诸如反应离子刻蚀(RIE)或者其它干法刻蚀的非等向性刻蚀来刻蚀的。在一些实施例中，刻蚀剂包括基于碳氟(CF4)的气体或者基于六氟乙烷(C2F6)的气体。在一些实施例中，使用(例如，定时湿法刻蚀工艺的)一种刻蚀剂来去除第一材料层和第二材料层两者，并且所述刻蚀剂包括磷酸。在各种实施例中，用于去除单个SC层的方法和刻蚀剂不应受本公开的实施例的限制。
参考图3，阶梯结构300是通过对阶梯结构200的顶表面的部分之上的掩模堆叠层352进行图案化而形成的。在一些实施例中，掩模堆叠层352覆盖台阶105。在一些实施例中，掩模堆叠层352覆盖区域101和区域103之间的边界。在一些实施例中，掩模堆叠层352可以包括光刻胶或者基于碳的聚合物材料，例如，光刻胶层。在一些实施例中，掩模堆叠层352可以包括任何适当材料。
图4-图5展现了利用刻蚀-修整过程的结构400和500，该过程包括刻蚀过程(图4所示)和修整过程(图5所示)。
参考图4，通过刻蚀过程从阶梯结构300去除两个相继的SC层，从而创建具有两级的第二台阶。在一些实施例中，刻蚀过程可以包括将刻蚀过程重复执行两次。在一些实施例中，创建具有两级的台阶。在一些实施例中，可以相继执行两次刻蚀过程，从而去除两个相继的SC层的部分，以在第一区域101内的层438、440、442和444上和/或在第二区域103内的层442、444、446和448上形成台阶。
参考图5，在对掩模堆叠层352应用修整过程之后形成了掩模堆叠层552。修整过程包括适当的刻蚀(例如，等向性干法刻蚀或者湿法刻蚀)，并且发生在与衬底表面平行的方向上。受到修整的掩模层的量可以与阶梯的横向尺寸直接相关。在一些实施例中，掩模堆叠层552覆盖由刻蚀过程创建的第一台阶(图2中所示)。
参考图6，通过对阶梯结构300重复执行刻蚀-修整过程、随后剥除掩模堆叠层352而形成交错阶梯结构600。在一些实施例中，重复的刻蚀-修整过程暴露了第二区域103处的奇SC层(例如，层102/104、层610/612、层618/620、层626/628、层634/636等)的顶表面的部分以及区域101处的偶SC层(例如，层606/608、层614/616、层622/624、层630/632、层638/640等)的顶表面的部分。在一些实施例中，可以在交错阶梯结构600的顶部处暴露最顶部的SC层(例如，层646/648)。在一些实施例中，在区域101和103两者处暴露最顶部的SC层(例如，层646/648)。在一些实施例中，可以在区域101或者区域103处暴露SC层中的每者。
图7A-图7B示出了根据本公开的一些实施例的3D存储器件700的顶视图以及对应截面图表示。
参考图7A，3D存储器件700包括堆叠存储结构区域760以及通过狭缝770分隔开的多个阶梯区域780和790。尽管图7A示出了一个狭缝770，但是3D存储器件700可以包括多个狭缝。堆叠存储结构区域760可以包括多个半导体沟道。在一些实施例中，阶梯区域780和790分布在与堆叠存储结构区域760相邻的不同区域。在一些实施例中，在平行于衬底表面的方向(例如，x方向)上，阶梯区域780的每者与阶梯区域790的每者通过堆叠存储区域760分隔开。在一些实施例中，在互连形成过程之后，阶梯区域780和790提供了字线扇出，从而沿堆叠存储结构区域760中的半导体沟道唯一地选择存储单元中的每者。
图7B展现了沿图7A中指定的线A-A'的阶梯区域780的截面图。在阶梯区780中在衬底(未示出)之上形成多个SC层720。多个SC层720中的每者可以由第一材料层和第二材料层的交替堆叠层构成。例如，SC层701在概念上等同于图1所示的层102和层104的组合，等等。掩模堆叠层750形成于SC层之上，并且在阶梯区域780处覆盖SC层720的顶表面。在一些实施例中，掩模堆叠层750可以包括光刻胶或者基于碳的聚合物材料。在一些实施例中，阶梯区域790的截面图与阶梯区域780的截面图等同。
图8A示出了当在阶梯区域880和890的每者处形成第一阶梯结构之后的3D存储器件800的顶视图的一些实施例。第一阶梯结构是通过在3D存储器件700的阶梯区域780处应用重复的刻蚀-修整过程而形成的。在一些实施例中，第一阶梯结构在阶梯区域880和890中的每者处具有三个台阶，并且三个台阶中的每者具有一级。结果，第一阶梯暴露了三个最顶部的SC层的部分。在一些实施例中，第一阶梯结构在阶梯区域880和890中的每者处具有第一数量(M)的台阶，并且M个台阶中的每者是一级，其中，第一数量M大于2(M>2)。在一些实施例中，第一阶梯结构未形成在堆叠存储区域860处。
图8B表示图8A的3D视图，其中，第一阶梯结构在阶梯区域880和890中的每者处具有三个台阶(M＝3)。如图8B所示，第一阶梯结构展现出三个台阶(M＝3)，并且三个台阶中的每者是一级。在一些实施例中，在第一阶梯中沿平行于衬底表面的水平方向(例如，沿y方向或者x方向)形成两个以上的台阶(M>2)，其中，第一阶梯暴露M个最顶部的SC层的部分。
图9A示出了当在多个阶梯区域980和990中的每者处形成交织阶梯结构之后的3D存储器件900的顶视图。交织阶梯结构是通过在3D存储器件800的阶梯区域880和890中的每者处的第一阶梯结构上形成第二阶梯结构而形成的(例如，将第二阶梯结构叠加在第一阶梯结构上)。第二阶梯结构的形成包括使用在3D存储器件800的顶表面之上形成并且图案化的掩模堆叠层(未示出)来应用重复的刻蚀-修整过程。在一些实施例中，掩模堆叠层可以包括光刻胶或者基于碳的聚合物材料。掩模堆叠层在第一方向(例如，x方向)上暴露阶梯区域880和890中的每者的边缘，并且在第二方向(例如，y方向)上广泛地覆盖3D存储器件800。在一些实施例中，第一方向垂直于第二方向，并且第一方向和第二方向两者都平行于衬底的表面。结果，刻蚀-修整过程仅发生在图9A的第一方向(例如，x方向)上。刻蚀-修整过程将去除M个相继的SC层，并且因此可以包括重复的刻蚀过程或者任何其它湿法/干法刻蚀过程。因此，在阶梯区域980和990中的每者处产生的交织阶梯结构包括第一方向(例如，x方向)上的第二数量(N)的台阶以及第二方向(例如，y方向)上的M个台阶。第一方向上的N个台阶的每者具有M级，并且第二方向上的M个台阶的每者具有一级。之后去除掩模堆叠层以暴露3D存储器件900的顶表面。在一些实施例中，交错阶梯结构在阶梯区域980中的每者处具有第一方向(例如，x方向)上的四个台阶(N＝4)和第二方向(例如，y方向)上的三个台阶(M＝3)。在一些实施例中，交织阶梯结构在阶梯区域980和990中的每者处具有第一方向(例如，x方向)上的两个或者更多台阶(N≥2)。在一些实施例中，第二阶梯结构未形成在堆叠存储区域960处。
图9B表示实施例，其中，交织阶梯结构在阶梯区域980中的每者处具有第一方向(例如，x方向)上的四个(N＝4)台阶和第二方向(例如，y方向)上的三个台阶(M＝3)。沿图9A指定的线A-A'的截面图展现了沿第一方向(例如，x方向)的阶梯区域980。参考图9B，沿第一方向(例如，x方向)示出了四个(N＝4)台阶，并且形成了四个(N＝4)台阶区域(在图9A中由A1-A4指示)，其中，四个(N＝4)台阶中的每者具有三个(M＝3)级。由于区域A2与区域A1相邻，因而区域A1处的第一最顶部SC层(SC层912)比区域A2处的第二最顶部SC层(SC层909)高三(M＝3)级。在一些实施例中，在区域A2中在第二方向(例如，y方向)上形成三个台阶(M＝3)，并且每个台阶的高度为一级，并且其最顶部SC层(例如，SC层909)比区域A1处的最顶部SC层(例如，SC层912)低三级(M＝3)。在一些实施例中，交织阶梯结构在阶梯区域980中的每者处在第一方向(例如，x方向)上具有多个台阶(例如，N＝任何正数)，并且第一方向上的多个台阶中的每者具有M级。在一些实施例中，阶梯区域A3和A4具有与区域A1和A2相同或类似的结构。在一些实施例中，阶梯区域990的截面图与阶梯区域980的截面图等同。
图9C示出了3D存储器件900的阶梯区域980和990中的每者处的交织阶梯结构的示例性3D视图。交织阶梯结构包括第一方向(例如，x方向)上的N个台阶和第二方向(例如，y方向)上的M个台阶。第一方向上的N个台阶中的每者具有M级，而第二方向上的M个台阶中的每者具有一级。在一些实施例中，交织阶梯结构具有第一方向(例如，x方向)上的二十四个台阶(N＝24)和第二方向(例如，y方向)上的三个台阶(M＝3)，其中，第一方向上的台阶中的每者具有三(M＝3)级，并且第二方向上的台阶中的每者具有一级。在一些实施例中，交织阶梯结构具有第一方向(例如，x方向)上的第二数量(N)的台阶和第二方向(例如，y方向)上的第一数量(M)的台阶，其中，第一方向上的台阶中的每者具有M级，并且第二方向上的台阶中的每者具有一级。
图10-图11C表示交错并且交织的阶梯结构的实施例。从3D存储器件800开始，使用掩模堆叠层(未示出)暴露第一多个阶梯区域(例如，阶梯区域890)并覆盖第二多个阶梯区域(例如，阶梯区域880)。在一些实施例中，掩模堆叠层可以包括光刻胶或者基于碳的聚合物材料。在一些实施例中，掩模堆叠层覆盖堆叠存储区域860。应用刻蚀过程来去除所暴露的阶梯区域处的M个相继的SC层。结果，如图10所示，通过掩模堆叠层暴露的阶梯区域1090处的最顶部SC层比阶梯区域1080处的最顶部SC层低M级。然后，在刻蚀过程之后去除掩模堆叠层。在一些实施例中，刻蚀过程可以是刻蚀过程的重复或者任何其它干法/湿法刻蚀过程。
图11示出了在多个阶梯区域1180和1190中的每者处具有交错并且交织的阶梯结构的3D存储器件1100的顶视图。交错并且交织的阶梯结构是通过在阶梯区域1080和1090中的每者处形成第三阶梯结构而形成的。第三阶梯结构的形成包括使用在3D存储器件1000的顶表面之上形成并且图案化的掩模堆叠层(未示出)来应用重复的刻蚀-修整过程。在一些实施例中，掩模堆叠层可以包括光刻胶或者基于碳的聚合物材料。掩模堆叠层在第一方向(例如，x方向)上暴露阶梯区域1080和1090中的每者的边缘，并且在第二方向(例如，y方向)上广泛地覆盖3D存储器件1000。结果，刻蚀-修整过程大部分发生在图11A的第一方向(例如，x方向)上。刻蚀-修整过程将去除两倍的M(2M)个相继的SC层，并且因此可以包括重复的刻蚀过程或者任何其它湿法/干法刻蚀过程。因此，在阶梯区域1180和1190中的每者处产生的交错并且交织的阶梯结构包括第一方向(例如，x方向)上的总共第三数量(Q)的台阶，其中，Q个台阶中的每者具有(2M)级。来自阶梯区域1190的最顶部SC层比来自阶梯区域1180的最顶部SC层低M级。之后去除掩模堆叠层以暴露3D存储器件1100。在一些实施例中，交错并且交织的阶梯结构在阶梯区域1180和1190中的每者处在第一方向(例如，x方向)上具有四个台阶(Q＝4)，并且四个台阶中的每者具有(2M)级。在一些实施例中，交错并且交织的阶梯结构在阶梯区域1180和1190中的每者处具有第一方向(例如，x方向)上的两个或更多台阶(Q≥2)，并且Q个台阶中的每者具有(2M)级。在一些实施例中，交错并且交织的结构在3D存储器件的阶梯区域中的每者处具有第一方向(例如，x方向)上的第三数量(Q)的台阶以及第二方向(例如，y方向)上的第一数量(M)的台阶，其中，第一方向上的Q个台阶中的每者具有2M级，第二方向上的M个台阶中的每者具有一级，并且第一多个阶梯区域处的最顶部SC层比第二多个阶梯区域处的最顶部SC层低M级。在一些实施例中，数量M、N和Q可以是任何正数。在一些实施例中，在互连形成过程之后，阶梯区域1180之一和阶梯区域1190之一提供了字线扇出，从而沿堆叠存储结构区域1160中的半导体沟道唯一地选择存储单元中的每者。
图11B和图11C分别表示3D存储器件1100的阶梯区域1180和1190中的每者处的交错并且交织的阶梯结构的示例性3D视图。参考图11B和图11C，交错并且交织的阶梯结构具有第一方向(例如，x方向)上的四个(Q＝4)台阶，并且Q个台阶中的每者在阶梯区域1180和1190中的每者处具有第二方向(例如，y方向)上的六个台阶(2×M＝2×3＝6)。来自阶梯区域1190的第一最顶部SC层(例如，层1120)比来自阶梯区域1180的第二最顶部SC层(例如，层1122)低三级(M＝3)。线A-A'、B-B'、C-C'和D-D'对应于图11A中的那些线。在一些实施例中，阶梯区域1190和1180中的每者展现出交错并且交织的阶梯结构，该结构包括第一方向(例如，x方向)上的Q个台阶以及第二方向(例如，y方向)上的M个台阶。第一方向上的Q个台阶中的每者具有(2M)级，而第二方向上的M个台阶中的每者具有一级。阶梯区域1190的至少其中之一比阶梯区域1180的至少其中之一低M级。在一些实施例中，交错并且交织的阶梯结构具有第一方向(例如，x方向)上的五个台阶(Q＝5)和第二方向(例如，y方向)上的三个台阶(M＝3)，其中，第一方向(例如，x方向)上的Q个台阶中的每者具有六级(2×M＝2×3＝6)，第二方向(例如，y方向)上的M个台阶中的每者具有一级，并且阶梯区域1190的至少其中之一比阶梯区域1180的至少其中之一低三(M＝3)级。在一些实施例中，交错并且交织的阶梯结构具有第一方向(例如，x方向)上的四个台阶(Q＝4)和第二方向(例如，y方向)上的四个台阶(M＝4)，其中，第一方向(例如，x方向)上的Q个台阶中的每者具有八级(2×M＝2×4＝8)，第二方向(y方向)上的M个台阶中的每者具有一级，并且阶梯区域1190比阶梯区域1180低四(M＝4)级。在一些实施例中，在互连形成过程之后，阶梯区域1180的至少其中之一和阶梯区域1190的至少其中之一提供了字线扇出，从而沿堆叠存储结构区域1160中的半导体沟道唯一地选择存储单元中的每者。
本公开的实施例还提供了一种用于形成3D存储器件中的交错并且交织的阶梯结构的方法。图12示出了根据一些实施例的用于形成3D存储器件的示例性方法1200。可以使用方法1200的操作形成图1-图11C中所示的存储器件结构。应当理解，方法1200中所示的操作不是穷举的，并且也可以在所示操作之前、之后或者之间执行其它操作。在一些实施例中，示例性方法1200的一些操作可以被省略或者可以包括此处为简单起见而未描述的其它操作。在一些实施例中，方法1200的操作可以按照不同顺序执行和/或可以存在变化。
在操作1210中，提供用于形成3D存储器件的衬底。所述衬底可以包括用于形成三维存储结构的任何适当材料。例如，所述衬底可以包括硅、硅锗、碳化硅、SOI、GOI、玻璃、氮化镓、砷化镓、塑料板和/或其它适当III-V化合物。
在操作1220中，在衬底之上沉积交替堆叠层。交替堆叠层的每个堆叠层表示SC层。SC层可以包括具有第一材料层和第二材料层的电介质层对。在一些实施例中，第一材料层可以是绝缘层，并且第二材料层可以是牺牲层，反之亦然。在一些实施例中，第一材料层可以是绝缘层，并且第二材料层可以是导电材料层，反之亦然。牺牲层可以包括诸如氮化硅、多晶硅、多晶锗、多晶锗硅、任何其它适当材料和/或它们的组合的材料。绝缘层可以包括诸如氧化硅、氧化铝或者其它适当材料的材料。导电材料层可以包括诸如钨、氮化钛、氮化钽、氮化钨、任何其它适当材料和/或它们的组合的材料。绝缘材料层、牺牲材料层和导电材料层中的每者可以包括通过一种或多种薄膜沉积工艺沉积的材料，所述工艺包括但不限于CVD、PVD、ALD或者它们的任何组合。多个SC层的示例可以是如上文在图1中所述的交替层102和104。
在操作1230，使用掩模堆叠层对堆叠存储区域以及SC层的顶表面上的多个阶梯区域进行图案化。阶梯区域中的每者与堆叠存储区域相邻。在一些实施例中，第一多个阶梯区域与多个第二阶梯区域在水平方向上被堆叠存储区域隔开。在一些实施例中，使用包括光刻在内的多种工艺通过掩模堆叠层对堆叠存储区域和多个阶梯区域进行图案化。在一些实施例中，掩模堆叠层可以包括光刻胶或者基于碳的聚合物材料。堆叠存储区域和多个SC层的示例可以是如上文在图7A中所述的区域760、780和790。在阶梯区域中的每者处形成第一阶梯结构。第一阶梯结构可以是使用掩模堆叠层通过重复执行刻蚀-修整过程而在阶梯区域中的每者处形成的。刻蚀-修整过程包括刻蚀过程和修整过程。在一些实施例中，刻蚀过程刻蚀SC层的部分。在一些实施例中，刻蚀过程刻蚀多个SC层的部分。在一些实施例中，在刻蚀过程中使用一种或多种刻蚀剂，并且刻蚀剂中的每者对第一材料层进行刻蚀的刻蚀速率比对第二材料层进行刻蚀的刻蚀速率高得多，反之亦然(例如，第一材料层和第二材料层之间的高刻蚀选择性)。在一些实施例中，由于第一材料层和第二材料层之间的高刻蚀选择性，刻蚀过程能够精确地控制对SC层的刻蚀。修整过程包括对掩模堆叠层的适当刻蚀(例如，等向性干法刻蚀或者湿法刻蚀)，并且所述修整过程发生在与衬底的表面平行的方向上。受到修整的掩模堆叠层的量与第一阶梯结构的横向尺寸直接相关。在重复的刻蚀-修整过程之后，所得到的第一阶梯结构包括第一数量(M)的台阶，其中，M个台阶中的每者是一级。刻蚀-修整过程可以参考图1-图6的描述。第一阶梯结构的形成可以参考图8A-图8B的描述。
在操作1240，对掩模堆叠层进行图案化以暴露第一多个阶梯区域，并且覆盖第二多个阶梯区域。在一些实施例中，掩模堆叠层覆盖堆叠存储区域。在一些实施例中，通过光刻工艺对掩模堆叠层进行图案化。应用与刻蚀-修整过程中使用的刻蚀过程类似的刻蚀过程从所暴露的第一阶梯区域中去除第一数量(M)的SC层。在刻蚀过程之后去除掩模堆叠层。结果，第一多个阶梯区域处的最顶部SC层比第二多个阶梯区域处的最顶部SC层低M级。操作1250的示例可以参考图10的描述。
在操作1250，对掩模堆叠层进行图案化以在第一方向(例如，x方向)上暴露阶梯区域中的每者的边缘。在一些实施例中，掩模堆叠层在第二方向(例如，y方向)上广泛地覆盖3D存储器件。可以使用掩模堆叠层通过重复的刻蚀-修整过程形成交错并且交织的阶梯结构。刻蚀-修整过程包括修整过程和刻蚀过程，刻蚀过程刻蚀两倍的M(2M)个SC层。由于掩模堆叠层在第二方向上广泛地覆盖3D存储器件，因而整个重复的刻蚀-修整过程大部分发生在第一方向。之后，在完成重复的刻蚀-修整过程之后去除掩模堆叠层。交错并且交织的阶梯结构的形成可以参考图11A-图11C的描述。
最终的交错并且交织的阶梯结构包括第一水平方向上的多个台阶和第二水平方向上的M个台阶。第一水平方向上的多个台阶中的每者的高度为2M级，第二水平方向上的M个台阶中的每者的高度为一级。第一多个阶梯区域处的最顶部SC层比第二多个阶梯区域处的最顶部SC层低M级。第一水平方向垂直于第二水平方向，并且第一和第二水平方向两者平行于衬底表面。第一多个阶梯区域与第二多个阶梯区域通过堆叠存储区域隔开。结果，来自第一多个阶梯区域之一和第二多个阶梯区域之一的交错并且交织的阶梯结构能够暴露每个SC层的顶表面的部分。
在操作1260，在堆叠存储区域中形成包括半导体沟道的存储结构。其它处理步骤可以包括在3D存储器件的阶梯区域中的每者处形成互连结构。在一些实施例中，半导体沟道被形成并且延伸穿过堆叠存储区域处的SC层。通过采用导体层替换每个SC层的牺牲材料层而形成3D存储器件的字线。第一多个阶梯区域之一和第二多个阶梯区域之一处的交错并且交织的阶梯结构暴露了3D存储器件处的每条字线的部分，这允许互连结构(例如，VIA结构)提供每条字线的扇出，以控制半导体沟道中的每者。
本公开描述了3D存储器件及其制作方法的各种实施例。在一些实施例中，3D存储器件包括设置在衬底上的交替堆叠层、包括多个竖直半导体沟道的存储结构、与存储结构相邻的第一多个阶梯区域以及与存储结构相邻的第二多个阶梯区域，其中，第一多个和第二多个阶梯区域被存储结构水平隔开。第一阶梯区域和第二阶梯区域中的每者还包括具有第一方向上的第一数量(M)的一级台阶和第二方向上的多个M级台阶的阶梯结构。第二阶梯区域中的阶梯结构的最顶部堆叠层比第一阶梯区域中的最顶部堆叠层低M级。
在一些实施例中，一种用于形成3D存储器件的方法包括：形成包括设置于衬底之上的多个电介质层对的交替堆叠层；形成阶梯区域，其中，所述阶梯区域中的每者具有阶梯结构，所述阶梯结构具有第一方向上的第一数量(M)的台阶，其中，M个台阶中的每者暴露交替堆叠层中的堆叠层的表面的部分，并且所述第一数量M为正数。所述方法还包括去除第一多个阶梯区域处的交替堆叠层中的M个堆叠层，使用第一掩模堆叠层去除所述阶梯区域中的每者处的交替堆叠层中的2M个堆叠层的部分，对第一掩模堆叠层进行修整，以及依次重复使用第一掩模堆叠层对所述阶梯区域中的每者处的交替堆叠层中的2M个堆叠层的部分进行去除以及对第一掩模堆叠层进行修整。阶梯区域的形成还包括在交替堆叠层之上形成第二掩模堆叠层，使用光刻工艺对第二掩模堆叠层进行图案化以在所述交替堆叠层之上限定阶梯区域，使用所述第二掩模堆叠层去除最顶部电介质层对的部分，对第二掩模堆叠层进行修整，以及依次重复所述去除和所述修整直到形成所述M个台阶为止。去除交替堆叠层中的M个堆叠层包括干法刻蚀、湿法刻蚀或其组合。对第一掩模堆叠层进行修整包括使用等向性干法刻蚀、湿法刻蚀或其组合来向内且递增地刻蚀第一掩模堆叠层。通过光刻工艺对第一掩模堆叠层进行图案化，从而至少在第一方向上暴露阶梯区域中的每者的边缘，并且在第二方向上广泛地覆盖阶梯区域中的每者，其中，第一方向垂直于第二方向，并且第一方向和第二方向两者平行于衬底的顶表面。所述方法还包括在衬底上的堆叠存储区域中形成多个竖直半导体沟道，其中，所述阶梯区域中的每者与堆叠存储区域相邻。光刻工艺用于限定第一多个阶梯区域以及其它阶梯区域，其中，第一多个阶梯区域和其它阶梯区域通过所述堆叠存储区域隔开。
在一些实施例中，一种用于形成3D存储器件的方法包括：在衬底之上形成交替堆叠层；在所述交替堆叠层的表面的第一部分之上去除所述交替堆叠层中的第一数量(M)的堆叠层，其中，M大于一；以及在所述交替堆叠层的所述表面的第二部分之上形成阶梯结构，其中，所述表面的第二部分包括所述表面的第一部分，并且所述阶梯结构中的每者具有第一方向上的M个台阶，其中，所述M个台阶中的每者是一级，从而暴露所述交替堆叠层中的堆叠层的表面的部分。所述方法还包括依次重复使用第一掩模堆叠层去除所述阶梯结构中的每者处的交替堆叠层中的2M个堆叠层以及对第一掩模堆叠层进行修整。通过光刻工艺对所述第一掩模堆叠层进行图案化，以覆盖每个阶梯结构的部分。形成交替堆叠层包括使用化学气相沉积、物理气相沉积、等离子体增强CVD、溅射、金属有机化学气相沉积、原子层沉积或其组合来沉积所述层。在所述衬底上形成所述交替堆叠层包括在衬底上设置多个电介质层对。形成交替堆叠层包括在竖直方向上设置交替的导体/电介质层对。
在一些实施例中，3D存储器件包括：设置在衬底之上的交替堆叠层；包括多个竖直半导体沟道的存储结构；与所述存储结构相邻的第一阶梯区域；以及与所述存储结构相邻的第二阶梯区域，其中，第二阶梯区域通过所述存储结构与所述第一阶梯区域水平隔开。所述3D存储器件还包括设置在第一阶梯区域和第二阶梯区域中的每者处的阶梯结构，以暴露所述交替堆叠层中的多个堆叠层的部分，其中，所述阶梯结构包括第一方向上的多个台阶和第二方向上的第一数量(M)的台阶，其中，第一方向上的台阶中的每者具有2M级。第一方向垂直于第二方向，并且第一方向和第二方向两者平行于衬底的顶表面。所述阶梯结构的第二方向上的台阶中的每者是一级。第二阶梯区域中的阶梯结构的最顶部堆叠层比第一阶梯区域中的最顶部堆叠层低M级。所述交替堆叠层中的每个堆叠层包括绝缘材料层和牺牲材料层，或者包括绝缘材料层和导电材料层。所述绝缘材料层包括氧化硅或氧化铝。所述牺牲层包括多晶硅、氮化硅、多晶锗、多晶锗硅或其组合。所述导电材料层包括多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽、氮化钨或其组合。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (22)

1.一种用于形成3D存储器件的方法，包括：
形成包括设置在衬底之上的多个电介质层对的交替堆叠层；
形成阶梯区域，其中，所述阶梯区域中的每者具有在第一方向上具有第一数量(M)的台阶的阶梯结构，其中，M个台阶中的每者暴露所述交替堆叠层中的堆叠层的表面的部分，并且所述第一数量M为正数；
去除第一多个所述阶梯区域处的所述交替堆叠层的M个堆叠层；
使用第一掩模堆叠层去除所述阶梯区域中的每者处的2M个堆叠层的部分；
对所述第一掩模堆叠层进行修整；以及
依次重复进行如下两个过程：使用所述第一掩模堆叠层去除所述阶梯区域中的每者处的所述交替堆叠层的2M个堆叠层的部分以及对所述第一掩模堆叠层进行修整。
2.根据权利要求1所述的方法，其中，形成所述阶梯区域还包括：
在所述交替堆叠层之上形成第二掩模堆叠层；
使用光刻工艺对所述第二掩模堆叠层进行图案化，以在所述交替堆叠层之上限定所述阶梯区域；
使用所述第二掩模堆叠层去除最顶部电介质层对的部分；
对所述第二掩模堆叠层进行修整；以及
依次重复所述去除和修整直到形成所述M个台阶为止。
3.根据权利要求1所述的方法，其中，去除所述交替堆叠层中的M个堆叠层包括干法刻蚀、湿法刻蚀或其组合。
4.根据权利要求1所述的方法，其中，对所述第一掩模堆叠层进行修整包括使用等向性干法刻蚀、湿法刻蚀或其组合来向内且递增地刻蚀所述第一掩模堆叠层。
5.根据权利要求1所述的方法，其中，通过光刻工艺对所述第一掩模堆叠层进行图案化，以至少在第一方向上暴露所述阶梯区域中的每者的边缘并且在第二方向上广泛地覆盖所述阶梯区域中的每者。
6.根据权利要求5所述的方法，其中，所述第一方向垂直于所述第二方向，并且所述第一方向和所述第二方向两者平行于所述衬底的顶表面。
7.根据权利要求1所述的方法，还包括在所述衬底上的堆叠存储区域中形成多个竖直半导体沟道，其中，所述阶梯区域中的每者与所述堆叠存储区域相邻。
8.根据权利要求7所述的方法，其中，光刻工艺将限定所述第一多个阶梯区域和其它阶梯区域，其中，所述第一多个阶梯区域和所述其它阶梯区域通过所述堆叠存储区域分隔开。
9.一种用于形成3D存储器件的方法，包括：
在衬底之上形成交替堆叠层；
在所述交替堆叠层的表面的第一部分之上去除所述交替堆叠层中的第一数量(M)的堆叠层，其中，M大于一；以及
在所述交替堆叠层的所述表面的第二部分之上形成阶梯结构，其中，所述表面的所述第二部分包括所述表面的所述第一部分，并且所述阶梯结构中的每者具有第一方向上的M个台阶，其中，所述M个台阶中的每者是一级，从而暴露所述交替堆叠层中的堆叠层的表面的部分。
10.根据权利要求9所述的方法，还包括依次重复进行如下两个过程：使用第一掩模堆叠层去除所述阶梯结构中的每者处的所述交替堆叠层中的2M个堆叠层以及对所述第一掩模堆叠层进行修整。
11.根据权利要求10所述的方法，其中，通过光刻工艺对所述第一掩模堆叠层进行图案化，以覆盖每个阶梯结构的部分。
12.根据权利要求9所述的方法，其中，形成所述交替堆叠层包括使用化学气相沉积、物理气相沉积、等离子体增强CVD、溅射、金属有机化学气相沉积、原子层沉积或其组合来沉积所述层。
13.根据权利要求9所述的方法，其中，在所述衬底上形成所述交替堆叠层包括在所述衬底上设置多个电介质层对。
14.根据权利要求9所述的方法，其中，形成所述交替堆叠层包括在竖直方向上设置交替的导体/电介质层对。
15.一种3D存储器件，包括：
设置于衬底之上的交替堆叠层；
存储结构包括多个竖直半导体沟道；
与所述存储结构相邻的第一阶梯区域；
与所述存储结构相邻的第二阶梯区域，其中，所述第二阶梯区域与所述第一阶梯区域被所述存储结构水平分隔开；以及
阶梯结构，其设置在所述第一阶梯区域和所述第二阶梯区域中的每者处以暴露所述交替堆叠层中的多个堆叠层的部分，其中，所述阶梯结构包括第一方向上的多个台阶和第二方向上的第一数量(M)的台阶，其中，所述第一方向上的台阶中的每者具有2M级。
16.根据权利要求15所述的3D存储器件，其中，所述第一方向垂直于所述第二方向，并且所述第一方向和所述第二方向两者平行于所述衬底的顶表面。
17.根据权利要求15所述的3D存储器件，其中，所述阶梯结构的第二方向上的台阶中的每者是一级。
18.根据权利要求15所述的3D存储器件，其中，所述第二阶梯区域中的阶梯结构的最顶部堆叠层比所述第一阶梯区域中的最顶部堆叠层低M级。
19.根据权利要求15所述的3D存储器件，其中，所述交替堆叠层中的每个堆叠层包括绝缘材料层和牺牲材料层。
20.根据权利要求15所述的3D存储器件，其中，所述交替堆叠层中的每个堆叠层包括绝缘材料层和导电材料层。
21.根据权利要求20所述的3D存储器，其中，所述绝缘材料层包括氧化硅或氧化铝，所述牺牲材料包括多晶硅、氮化硅、多晶锗、多晶锗硅或其组合。
22.根据权利要求21所述的3D存储器，其中，所述导电材料层包括多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽、氮化钨或其组合。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110174453A (zh) * 2019-05-08 2019-08-27 中国科学院微电子研究所 一种微电极结构及其制作方法及包括该器件的电子设备
CN110707089A (zh) * 2019-09-06 2020-01-17 长江存储科技有限责任公司 半导体器件的制备方法
CN110828471A (zh) * 2019-10-25 2020-02-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111106122A (zh) * 2019-11-25 2020-05-05 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN111108600A (zh) * 2019-12-24 2020-05-05 长江存储科技有限责任公司 三维存储器件及其形成方法
WO2020154997A1 (en) * 2019-01-31 2020-08-06 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
CN111566813A (zh) * 2020-03-23 2020-08-21 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN112201662A (zh) * 2020-09-24 2021-01-08 上海华力集成电路制造有限公司 一种nada阶梯结构的形成方法
CN112259538A (zh) * 2020-10-22 2021-01-22 长江存储科技有限责任公司 一种半导体器件及其制作方法
CN112447750A (zh) * 2019-08-30 2021-03-05 铠侠股份有限公司 半导体存储装置及半导体存储装置的制造方法
CN113345905A (zh) * 2020-06-05 2021-09-03 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
EP3853901A4 (en) * 2019-02-26 2022-05-18 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING THEREOF
CN114678366A (zh) * 2022-03-24 2022-06-28 福建省晋华集成电路有限公司 三维存储器件及其制作方法
US11665892B2 (en) 2020-03-23 2023-05-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11670592B2 (en) 2020-03-23 2023-06-06 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
WO2024131211A1 (zh) * 2022-12-20 2024-06-27 成都皮兆永存科技有限公司 高密度三维堆叠存储器的互联结构及制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155317B (zh) 2018-05-18 2019-11-26 长江存储科技有限责任公司 三维存储器件中的阶梯形成
KR20210021227A (ko) * 2019-08-16 2021-02-25 삼성전자주식회사 반도체 장치의 제조 방법
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US12048151B2 (en) 2020-05-27 2024-07-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
KR20210149031A (ko) 2020-05-27 2021-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스
US11450686B2 (en) 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
US11569165B2 (en) * 2020-07-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array, semiconductor device including the same, and manufacturing method thereof
CN112889152B (zh) * 2021-01-13 2024-01-30 长江存储科技有限责任公司 用于在三维存储器件中形成台阶的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545279A (zh) * 2012-07-10 2014-01-29 爱思开海力士有限公司 半导体装置及其制造方法
CN107658224A (zh) * 2017-08-24 2018-02-02 长江存储科技有限责任公司 三维存储器的台阶结构及其形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
JP2012009701A (ja) 2010-06-25 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102512322B1 (ko) * 2016-01-19 2023-03-22 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
KR102450573B1 (ko) * 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
CN106847822B (zh) * 2017-03-08 2018-11-16 长江存储科技有限责任公司 3d nand存储器件、制造方法以及台阶校准方法
KR102342552B1 (ko) * 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
KR102385564B1 (ko) * 2017-06-13 2022-04-12 삼성전자주식회사 반도체 소자
KR102373818B1 (ko) * 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102628007B1 (ko) * 2018-05-09 2024-01-22 삼성전자주식회사 수직형 메모리 장치
JP2019201028A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置
CN109155317B (zh) 2018-05-18 2019-11-26 长江存储科技有限责任公司 三维存储器件中的阶梯形成

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545279A (zh) * 2012-07-10 2014-01-29 爱思开海力士有限公司 半导体装置及其制造方法
CN107658224A (zh) * 2017-08-24 2018-02-02 长江存储科技有限责任公司 三维存储器的台阶结构及其形成方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11961760B2 (en) 2019-01-31 2024-04-16 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US11361988B2 (en) 2019-01-31 2022-06-14 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US11545388B2 (en) 2019-01-31 2023-01-03 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US10896844B2 (en) 2019-01-31 2021-01-19 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
WO2020154997A1 (en) * 2019-01-31 2020-08-06 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
EP3853901A4 (en) * 2019-02-26 2022-05-18 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING THEREOF
US11974431B2 (en) 2019-02-26 2024-04-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN110174453A (zh) * 2019-05-08 2019-08-27 中国科学院微电子研究所 一种微电极结构及其制作方法及包括该器件的电子设备
CN110174453B (zh) * 2019-05-08 2021-08-03 中国科学院微电子研究所 一种微电极结构及其制作方法及包括该器件的电子设备
CN112447750B (zh) * 2019-08-30 2024-01-12 铠侠股份有限公司 半导体存储装置
CN112447750A (zh) * 2019-08-30 2021-03-05 铠侠股份有限公司 半导体存储装置及半导体存储装置的制造方法
CN110707089A (zh) * 2019-09-06 2020-01-17 长江存储科技有限责任公司 半导体器件的制备方法
CN110707089B (zh) * 2019-09-06 2022-11-18 长江存储科技有限责任公司 半导体器件的制备方法
CN110828471A (zh) * 2019-10-25 2020-02-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110828471B (zh) * 2019-10-25 2023-02-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111106122A (zh) * 2019-11-25 2020-05-05 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN111108600A (zh) * 2019-12-24 2020-05-05 长江存储科技有限责任公司 三维存储器件及其形成方法
US11696439B2 (en) 2020-03-23 2023-07-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11665892B2 (en) 2020-03-23 2023-05-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11670592B2 (en) 2020-03-23 2023-06-06 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111566813A (zh) * 2020-03-23 2020-08-21 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN113345905A (zh) * 2020-06-05 2021-09-03 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
CN113345905B (zh) * 2020-06-05 2024-04-30 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
US12002757B2 (en) 2020-06-05 2024-06-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN112201662B (zh) * 2020-09-24 2024-03-12 上海华力集成电路制造有限公司 一种nand阶梯结构的形成方法
CN112201662A (zh) * 2020-09-24 2021-01-08 上海华力集成电路制造有限公司 一种nada阶梯结构的形成方法
CN112259538A (zh) * 2020-10-22 2021-01-22 长江存储科技有限责任公司 一种半导体器件及其制作方法
CN114678366A (zh) * 2022-03-24 2022-06-28 福建省晋华集成电路有限公司 三维存储器件及其制作方法
WO2024131211A1 (zh) * 2022-12-20 2024-06-27 成都皮兆永存科技有限公司 高密度三维堆叠存储器的互联结构及制备方法

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