CN109148298B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域。该制造方法包括：提供半导体结构，该半导体结构包括：半导体衬底和在该半导体衬底上的栅极结构；在该半导体衬底上且在该栅极结构的至少一侧形成多晶材料层；对该多晶材料层执行非晶化处理，使得该多晶材料层变为非晶材料层；对该非晶材料层执行掺杂，以在该非晶材料层中掺入掺杂物；以及执行退火处理，使得该掺杂物进入半导体衬底以在非晶材料层下方形成源极和/或漏极。本发明可以将使得掺杂物在扩散的过程中更加均匀，因此可以提高SRAM器件的维持电流的均匀性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
在SRAM设计中，维持电流(standby current)非常重要的因素，它相当于器件在不工作时的漏电流。维持电流的电流值越小越好。除了电流值，SRAM的维持电流的分布越均匀越好。
目前，SRAM一般采用NMOS(N-channel Metal Oxide Semiconductor，N型沟道金属氧化物半导体)器件作为PD(Pull Down，下拉)晶体管和PG(Pass Gate，通过门)晶体管。在现有技术中，在制造NMOS器件过程中，可以在源极和漏极区域之上形成一层薄多晶硅层，然后将磷从该多晶硅层扩散到硅中以形成源极和漏极。但是这样的制造工艺将导致SRAM的维持电流的不均匀。
例如，如图10所示，在现有的NMOS器件中，在硅衬底90之上形成有栅极电介质层911、栅极912和间隔物层913。在栅极两侧形成有多晶硅层940，其中，磷从多晶硅层940扩散到硅衬底90中形成源极91和漏极92。该多晶硅层940可以作为源极91和漏极92与接触件(图中未示出)的连接部分。但是，利用图10所示的NMOS器件制造的SRAM的维持电流的分布情况是比较差的。例如如图9所示，图9示出了具有4M(兆)SRAM的维持电流的分布图，其中，曲线(1)示出了利用现有的半导体器件(例如NMOS器件)制造的SRAM的维持电流的分布情况。从曲线(1)可以看出，现有的SRAM的维持电流的均匀性是比较差的。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体器件的制造方法，从而能够提高器件的维持电流的均匀性。
根据本发明的第一方面，提供了一种半导体器件的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底和在所述半导体衬底上的栅极结构；在所述半导体衬底上且在所述栅极结构的至少一侧形成多晶材料层；对所述多晶材料层执行非晶化处理，使得所述多晶材料层变为非晶材料层；对所述非晶材料层执行掺杂，以在所述非晶材料层中掺入掺杂物；以及执行退火处理，使得所述掺杂物进入所述半导体衬底以在所述非晶材料层下方形成源极和/或漏极。
在一个实施例中，对所述多晶材料层执行非晶化处理的步骤包括：对所述多晶材料层执行第一离子注入以使所述多晶材料层被非晶化；其中，所述第一离子注入所注入的离子包括：砷离子。
在一个实施例中，在执行所述第一离子注入的过程中，根据所述多晶材料层的厚度确定所述第一离子注入的注入能量，使得所述第一离子注入能够将所述多晶材料层非晶化，并且所注入的离子注入深度不超过所述多晶材料层。
在一个实施例中，所述第一离子注入的注入能量的范围为5KeV至50KeV；所述第一离子注入的注入剂量的范围为1×1013atom/cm2至1×1016atom/cm2。
在一个实施例中，所述多晶材料层的厚度为
至
在一个实施例中，所述退火处理为快速热退火工艺。
在一个实施例中，所述快速热退火工艺的退火温度范围为950℃至1100℃；所述快速热退火工艺的退火时间范围为5秒至20秒。
在一个实施例中，所述多晶材料层为多晶硅；所述非晶材料层为非晶硅。
在一个实施例中，在所述半导体衬底上且在所述栅极结构的至少一侧形成多晶材料层的步骤包括：在所述半导体衬底上且分别在所述栅极结构的两侧形成多晶材料层；执行退火处理，使得所述掺杂物进入所述半导体衬底以在所述非晶材料层下方形成源极和/或漏极的步骤包括：执行退火处理使得所述掺杂物扩散进入所述半导体衬底，以在所述非晶材料层的下方、在所述半导体衬底中且分别在所述栅极结构的两侧形成源极和漏极。
在一个实施例中，在提供所述半导体结构的步骤中，所述栅极结构包括：在所述半导体衬底上的栅极电介质层、在所述栅极电介质层上的栅极以及分别在所述栅极两侧的侧面上的间隔物层；其中，在形成所述多晶材料层的步骤中，所述间隔物层将所述多晶材料层与所述栅极隔离开。
在一个实施例中，对所述非晶材料层执行掺杂的步骤包括：对所述非晶材料层执行第二离子注入以在所述非晶材料层中注入掺杂物。
在一个实施例中，在提供所述半导体结构的步骤中，所述半导体衬底包括：阱区，其中，所述栅极结构在所述阱区之上；其中，所述阱区为P型，所述掺杂物为N型掺杂物；或者，所述阱区为N型，所述掺杂物为P型掺杂物。
在本发明实施例的上述制造方法中，对在半导体衬底上形成的多晶材料层执行非晶化处理，使得该多晶材料层变为非晶材料层，然后对非晶材料层执行掺杂，以在非晶材料层中掺入掺杂物。在执行退火处理过程中，掺杂物会通过非晶材料层的扩散路径进入半导体衬底以形成源极和漏极。由于与多晶材料层相比，非晶材料层的晶粒更小，晶界更多，而该晶界作为掺杂物的扩散路径，因此扩散路径更多。这将使得掺杂物在扩散的过程中更加均匀，因此可以提高器件的维持电流的均匀性。
根据本发明的第二方面，提供了一种半导体器件，包括：半导体衬底；在所述半导体衬底上的栅极结构；在所述半导体衬底上且在所述栅极结构的至少一侧的非晶材料层；以及在所述非晶材料层下方且在所述半导体衬底中的源极和/或漏极。
在一个实施例中，所述非晶材料层包含：砷。
在一个实施例中，所述非晶材料层的厚度为
至
在一个实施例中，所述非晶材料层为非晶硅。
在一个实施例中，所述非晶材料层包括：在所述半导体衬底上且分别在所述栅极结构的两侧的非晶材料层；所述源极和/或所述漏极包括：在所述非晶材料层的下方、在所述半导体衬底中且分别在所述栅极结构的两侧的源极和漏极。
在一个实施例中，所述栅极结构包括：在所述半导体衬底上的栅极电介质层、在所述栅极电介质层上的栅极以及分别在所述栅极两侧的侧面上的间隔物层；其中，所述间隔物层将所述多晶材料层与所述栅极隔离开。
在一个实施例中，所述半导体衬底包括：阱区，其中，所述栅极结构在所述阱区之上；其中，所述阱区为P型，所述源极和所述漏极为N型；或者所述阱区为N型，所述源极和所述漏极为P型。
在本发明实施例的上述半导体器件中，由于在源极和漏极之上采用了非晶材料层，可以使得掺杂物的扩散更加均匀，因此可以提高器件的维持电流的均匀性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一个实施例的半导体器件的制造方法的流程图。
图2是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图3是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图5是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图6是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图7是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中一个阶段的结构的横截面图。
图9是示出检测得到的SRAM的维持电流的分布图，其中，曲线(1)示出了利用现有的半导体器件制造的SRAM的维持电流的分布情况，曲线(2)示出了利用本发明实施例的半导体器件制造的SRAM的维持电流的分布情况。
图10是示意性地示出现有技术的半导体器件的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，在现有的半导体器件的制造工艺过程中，在源极和漏极区域之上的多晶硅层具有比较大的晶粒，这导致在将磷扩散到硅的后续工艺过程中，磷将沿着晶粒之间的晶界进行扩散，但是晶界作为扩散路径，其数量比较有限而且分布不均匀，这导致磷扩散的均匀性较差，导致掺杂不均匀，因此利用这样的半导体器件制造的SRAM的维持电流也不均匀。
图1是示出根据本发明一个实施例的半导体器件的制造方法的流程图。图2至图8是示意性地示出根据本发明一个实施例的半导体器件的制造过程中若干阶段的结构的横截面图。下面结合图1以及图2至图8详细描述根据本发明一个实施例的半导体器件的制造过程。
如图1所示，在步骤S101，提供半导体结构，该半导体结构包括：半导体衬底和在该半导体衬底上的栅极结构。关于该步骤S101，可以结合图2至图4详细描述。
首先，该步骤S101可以包括：提供如图2所示的初始结构，该初始结构可以包括：半导体衬底(例如可以包括硅)20、在该半导体衬底20上的栅极电介质层(例如二氧化硅)211以及在该栅极电介质层上的栅极(例如多晶硅等)212。在一个实施例中，该半导体衬底可以包括阱区201。例如该阱区201的导电类型可以为P型(该P型阱区可以用于形成NMOS器件)，也可以为N型(该N型阱区可以用于形成PMOS(P-channel Metal Oxide Semiconductor，P型沟道金属氧化物半导体)器件)。可选地，该半导体衬底20还可以包括形成在阱区201周围的沟槽隔离部202。该沟槽隔离部202用于将该阱区201与其他阱区隔离。例如该沟槽隔离部202可以包括：在阱区周围的沟槽和填充该沟槽的沟槽绝缘物层(例如二氧化硅)。
接下来，可选地，该步骤S101还可以包括：如图3所示，在阱区201中且分别在栅极202两侧形成第一掺杂区31和第二掺杂区32。例如可以利用LDD(Lightly Doped Drain，轻掺杂漏区)离子注入工艺形成该第一掺杂区31和第二掺杂区32。该第一掺杂区31和该第二掺杂区32的导电类型与阱区201的导电类型相反。例如，阱区的导电类型为P型，该第一掺杂区31和该第二掺杂区32的导电类型为N型；或者，阱区的导电类型为N型，该第一掺杂区31和该第二掺杂区32的导电类型为P型。
接下来，该步骤S101还可以包括：如图4所示，在半导体衬底20上且分别在栅极212两侧的侧面上形成间隔物层(例如二氧化硅和/或氮化硅)213。
至此，形成了根据本发明一个实施例的半导体结构。
如图4所示，该半导体结构可以包括：半导体衬底20和在该半导体衬底20上的栅极结构21。在一个实施例中，该半导体衬底可以包括阱区201，其中，栅极结构21在该阱区201之上。可选地，该半导体衬底20还可以包括形成在阱区201周围的沟槽隔离部202。
可选地，该半导体衬底20还可以包括：在阱区201中且分别在栅极212两侧的第一掺杂区31和第二掺杂区32。
在一个实施例中，如图4所示，该栅极结构21可以包括：在半导体衬底20上的栅极电介质层211、在该栅极电介质层211上的栅极212以及分别在该栅极212两侧的侧面上的间隔物层213。
回到图1，在步骤S102，在半导体衬底上且在栅极结构的至少一侧形成多晶材料层。
图5是示意性地示出在步骤S102的一个实施例的结构的横截面图。如图5所示，该步骤S102可以包括：在半导体衬底20上且分别在栅极结构21的两侧形成多晶材料层40。例如，该多晶材料层可以为多晶硅。例如，该多晶材料层40的厚度可以为
至
(例如
或
等)。
在一个实施例中，如图5所示，该多晶材料层40可以形成在第一掺杂区31和第二掺杂区32之上。可选地，该多晶材料层40还可以形成在沟槽隔离部202之上。如图5所示，在该形成多晶材料层的步骤中，间隔物层213将该多晶材料层40与栅极212隔离开。
需要说明的是，虽然图5中示出了在栅极结构两侧形成多晶材料层，但是本发明的范围并不仅限于此，例如，可以仅在栅极结构的一侧形成多晶材料层。
回到图1，在步骤S103，对多晶材料层执行非晶化处理，使得该多晶材料层变为非晶材料层。
图6是示意性地示出在步骤S103的一个实施例的结构的横截面图。如图6所示，该步骤S103可以包括：对多晶材料层40执行第一离子注入61以使该多晶材料层40被非晶化，从而使得该多晶材料层40变为非晶材料层50。例如，该非晶材料层可以为非晶硅。在一个实施例中，该第一离子注入61所注入的离子可以包括：砷离子等。
在一个实施例中，在执行该第一离子注入61的过程中，可以根据多晶材料层40的厚度确定该第一离子注入61的注入能量，使得该第一离子注入能够将该多晶材料层40非晶化，并且所注入的离子注入深度不超过该多晶材料层40。优选地，该第一离子注入61的注入能量的范围可以为5KeV至50KeV。例如，该第一离子注入61的注入能量可以为10KeV、20KeV、30KeV或40KeV等。在一个实施例中，该第一离子注入61的注入剂量的范围可以为1×1013atom/cm2至1×1016atom/cm2。例如，该第一离子注入61的注入剂量可以为1×1014atom/cm2或1×1015atom/cm2等。
在另一个实施例中，也可以使得第一离子注入所注入的离子有一部分超过多晶材料层而进入半导体衬底中。
回到图1，在步骤S104，对非晶材料层执行掺杂，以在非晶材料层中掺入掺杂物。
图7是示意性地示出在步骤S104的一个实施例的结构的横截面图。如图7所示，该步骤S104可以包括：对非晶材料层50执行第二离子注入62以在该非晶材料层50中注入掺杂物。在一个实施例中，阱区201可以为P型，该掺杂物可以为N型掺杂物(例如磷)。即在需要形成NMOS器件的情况下，该第二离子注入向非晶材料层中注入N型掺杂物。在另一个实施例中，该阱区201可以为N型，该掺杂物可以为P型掺杂物(例如硼)。即在需要形成PMOS器件的情况下，该第二离子注入向非晶材料层中注入P型掺杂物。例如，该第二离子注入的注入能量可以为3KeV至10KeV(例如可以为5KeV等)。
回到图1，在步骤S105，执行退火处理，使得掺杂物进入半导体衬底以在非晶材料层下方形成源极和/或漏极。
图8是示意性地示出在步骤S105的一个实施例的结构的横截面图。如图8所示，该步骤S105可以包括：执行退火处理使得掺杂物(即对非晶材料层50执行掺杂所掺入的掺杂物)扩散进入半导体衬底20，以在非晶材料层50的下方、在半导体衬底20中且分别在栅极结构21的两侧形成源极71和漏极72。如图8所示，该退火处理使得掺杂物扩散进入第一掺杂区31、第二掺杂区32以及阱区201，
从而形成源极71和漏极72。该源极71和漏极72的导电类型与阱区的导电类型相反。此外，该退火处理还可以激活源极和漏极中的掺杂物(例如磷离子)。
在一个实施例中，该退火处理可以为快速热退火(简称为Rapid ThermalAnnealing，简称为RTA)工艺。在一个实施例中，该快速热退火工艺的退火温度范围可以为950℃至1100℃。例如退火温度可以为1000℃等。在一个实施例中，该快速热退火工艺的退火时间范围可以为5秒至20秒。例如，退火时间可以为10秒或15秒等。
至此，提供了根据本发明一个实施例的半导体器件的制造方法。在上述制造方法中，对在半导体衬底上形成的多晶材料层执行非晶化处理，使得该多晶材料层变为非晶材料层，然后对非晶材料层执行掺杂，以在非晶材料层中掺入掺杂物。在执行退火处理过程中，掺杂物会通过非晶材料层的扩散路径(即晶界)进入半导体衬底以形成源极和漏极。与多晶材料层相比，非晶材料层的晶粒更小，晶界更多，而该晶界即可作为掺杂物(例如磷)的扩散路径，因此扩散路径更多，这将使得掺杂物在扩散的过程中更加均匀，因此可以提高器件的维持电流的均匀性。
本发明的上述制造方法可以应用于MOS器件，尤其可以应用于可以作为PD晶体管或PG晶体管的NMOS器件。
在一个实施例中，在对多晶材料层执行第一离子注入之前，上述制造方法还可以包括：可以在栅极上形成掩模层(图中未示出，例如氮化硅)，然后在执行完该第一离子注入后，去除该掩模层。这样在执行第一离子注入的过程中，可以防止第一离子注入的离子被注入到栅极中，从而可以尽量避免影响器件性能。
在另一个实施例中，可以通过调整第一离子注入的离子(例如砷离子)与第二离子注入的掺杂物(例如磷)的注入剂量的比例来使得上述离子注入尽量不对栅极产生影响，从而可以尽量避免影响器件性能。例如，砷与磷的注入剂量的比例可以为1:4至3:4。
由本发明的制造方法，还形成了一种半导体器件。例如如图8所示，该半导体器件可以包括：半导体衬底20和在该半导体衬底20上的栅极结构21。例如，该栅极结构21可以包括：在半导体衬底20上的栅极电介质层211、在该栅极电介质层211上的栅极212以及分别在该栅极212两侧的侧面上的间隔物层213。
在一个实施例中，如图8所示，该半导体衬底20可以包括阱区201，其中，栅极结构21在该阱区201之上。可选地，该半导体衬底20还可以包括形成在阱区201周围的沟槽隔离部202。可选地，该半导体衬底20还可以包括：在阱区201中且分别在栅极202两侧的第一掺杂区31和第二掺杂区32。
如图8所示，该半导体器件还可以包括：在半导体衬底20上且在栅极结构21的至少一侧的非晶材料层50。优选地，如图8所示，该非晶材料层可以包括：在半导体衬底20上且分别在该栅极结构21的两侧的非晶材料层50。间隔物层213将该多晶材料层50与栅极212隔离开。该非晶材料层50可以包含：砷。例如，该非晶材料层50的厚度可以为
至
(例如
或
等)。例如，该非晶材料层可以为非晶硅。
如图8所示，该半导体器件还可以包括：在非晶材料层50下方且在半导体衬底20中的源极和/或漏极。优选地，如图8所示，该源极和/或漏极可以包括：在非晶材料层50的下方、在半导体衬底20中且分别在栅极结构21的两侧的源极71和漏极72。在一个实施例中，该源极71和漏极72的掺杂浓度分别大于第一掺杂区31和第二掺杂区32的掺杂浓度。在一个实施例中，阱区201可以为P型，该源极71和该漏极72可以为N型。在另一个实施例中，阱区201可以为N型，该源极71和该漏极72可以为P型。
在本发明实施例的上述半导体器件中，由于在源极和漏极之上采用了非晶材料层，可以使得掺杂物的扩散更加均匀，因此可以提高器件的维持电流的均匀性。
图9是示出检测得到的SRAM的维持电流的分布图，其中，曲线(1)示出了利用现有的半导体器件制造的SRAM的维持电流的分布情况，曲线(2)示出了利用本发明实施例的半导体器件(例如通过在多晶硅层中注入砷并经过其他步骤形成的NMOS器件)制造的SRAM的维持电流的分布情况。图9中的两条曲线分别是采用4M SRAM测量的总的维持电流的分布图。比较两条曲线发现，曲线(2)比曲线(1)的分布更加集中，这表明利用本发明实施例的半导体器件制造的SRAM的维持电流的分布更加均匀收敛。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：半导体衬底和在所述半导体衬底上的栅极结构；
在所述半导体衬底上且在所述栅极结构的至少一侧形成多晶材料层；
对所述多晶材料层执行非晶化处理，使得所述多晶材料层变为非晶材料层，其中，对所述多晶材料层执行非晶化处理的步骤包括：对所述多晶材料层执行第一离子注入以使所述多晶材料层被非晶化；其中，所述第一离子注入所注入的离子包括：砷离子；
对所述非晶材料层执行掺杂，以在所述非晶材料层中掺入掺杂物；以及
执行退火处理，使得所述掺杂物进入所述半导体衬底以在所述非晶材料层下方形成源极和/或漏极。
2.根据权利要求1所述的方法，其特征在于，
在执行所述第一离子注入的过程中，根据所述多晶材料层的厚度确定所述第一离子注入的注入能量，使得所述第一离子注入能够将所述多晶材料层非晶化，并且所注入的离子注入深度不超过所述多晶材料层。
3.根据权利要求1所述的方法，其特征在于，
所述第一离子注入的注入能量的范围为5KeV至50KeV；
所述第一离子注入的注入剂量的范围为1×1013atom/cm2至1×1016atom/cm2。
4.根据权利要求1所述的方法，其特征在于，
所述多晶材料层的厚度为
至
5.根据权利要求1所述的方法，其特征在于，
所述退火处理为快速热退火工艺。
6.根据权利要求5所述的方法，其特征在于，
所述快速热退火工艺的退火温度范围为950℃至1100℃；
所述快速热退火工艺的退火时间范围为5秒至20秒。
7.根据权利要求1所述的方法，其特征在于，
所述多晶材料层为多晶硅；
所述非晶材料层为非晶硅。
8.根据权利要求1所述的方法，其特征在于，
在所述半导体衬底上且在所述栅极结构的至少一侧形成多晶材料层的步骤包括：在所述半导体衬底上且分别在所述栅极结构的两侧形成多晶材料层；
执行退火处理，使得所述掺杂物进入所述半导体衬底以在所述非晶材料层下方形成源极和/或漏极的步骤包括：执行退火处理使得所述掺杂物扩散进入所述半导体衬底，以在所述非晶材料层的下方、在所述半导体衬底中且分别在所述栅极结构的两侧形成源极和漏极。
9.根据权利要求1所述的方法，其特征在于，
在提供所述半导体结构的步骤中，所述栅极结构包括：在所述半导体衬底上的栅极电介质层、在所述栅极电介质层上的栅极以及分别在所述栅极两侧的侧面上的间隔物层；
其中，在形成所述多晶材料层的步骤中，所述间隔物层将所述多晶材料层与所述栅极隔离开。
10.根据权利要求1所述的方法，其特征在于，对所述非晶材料层执行掺杂的步骤包括：
对所述非晶材料层执行第二离子注入以在所述非晶材料层中注入掺杂物。
11.根据权利要求10所述的方法，其特征在于，
在提供所述半导体结构的步骤中，所述半导体衬底包括：阱区，其中，所述栅极结构在所述阱区之上；
其中，所述阱区为P型，所述掺杂物为N型掺杂物；或者，所述阱区为N型，所述掺杂物为P型掺杂物。
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