CN109147638A - 驱动电路、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种驱动电路、显示面板及显示装置。驱动电路包括多个级联的移位寄存器，移位寄存器包括上拉控制单元、下拉控制单元、上拉输出单元、下拉输出单元和移位寄存器输出端，上拉控制单元与上拉输出单元电连接，向移位寄存器输出端输出第二信号；下拉控制单元与下拉输出单元电连接，向移位寄存器输出端输出第三信号，下拉控制单元的控制端输入第二时钟信号，下拉控制单元的第一端连接到下拉控制单元的控制；在工作阶段，上拉输出单元的控制端接收有效电平；在复位阶段，下拉输出单元的控制端接收有效电平，第二时钟信号仅在复位阶段提供有效电平。本发明能够保证电路稳定性，避免显示面板乱显。

Description

驱动电路、显示面板及显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及一种驱动电路、显示面板及显示装置。

背景技术

现有的显示装置技术中，显示面板主要分为液晶显示面板和有机自发光显示面板两种主流的技术。其中，液晶显示面板通过在像素电极和公共电极上施加电压，形成能够控制液晶分子偏转的电场，进而控制光线的透过实现显示面板的显示功能；有机自发光显示面板采用有机电致发光材料，当有电流通过有机电致发光材料时，发光材料就会发光，进而实现了显示面板的显示功能。

显示面板中驱动电路是实现显示面板像素驱动重要电路，现有的驱动电路中通常包括多个控制端和信号输入端，通过对各个控制端和信号输入端输入信号的时序进行控制，保证驱动电路的输出端在相应的时间段输出相应的信号。以扫描驱动电路为例，在一帧画面的扫描过程中，在一个移位寄存器中需要保证移位寄存器的输出端在某一个时间段(t1′)内输出有效电平信号，而在其他时间段(t2′)内都输出无效电平信号，而如果在t1′输出了无效电平信号，将导致显示面板出现乱显。

因此，提供一种电路稳定性好的驱动电路、显示面板及显示装置，避免显示面板出现乱显现象时本领域亟待解决的问题。

发明内容

有鉴于此，本发明提供了一种驱动电路、显示面板及显示装置，解决了提高电路稳定性，免显示面板出现乱显的问题。

第一方面，本发明提供一种驱动电路，包括多个级联的移位寄存器，移位寄存器包括上拉控制单元、下拉控制单元、上拉输出单元、下拉输出单元和移位寄存器输出端，其中，

上拉控制单元，与上拉输出单元电连接，上拉控制单元的控制端输入第一时钟信号，上拉控制单元的第一端输入第一信号，上拉控制单元的第二端电连接上拉输出单元的控制端；

下拉控制单元，与下拉输出单元电连接，下拉控制单元的控制端输入第二时钟信号，下拉控制单元的第一端连接到下拉控制单元的控制端，下拉控制单元的第二端电连接下拉输出单元的控制端；

上拉输出单元的第一端输入第二信号，上拉输出单元的第二端连接到移位寄存器输出端，上拉输出单元的控制端接收有效电平后，向移位寄存器输出端输出第二信号；

下拉输出单元的第一端输入第三信号，下拉输出单元的第二端连接到移位寄存器输出端，下拉输出单元的控制端接收有效电平后，向移位寄存器输出端输出第三信号；

在工作阶段，上拉输出单元的控制端接收有效电平；

在复位阶段，下拉输出单元的控制端接收有效电平，第二时钟信号仅在复位阶段提供有效电平。

第二方面，本发明提供一种显示面板，包括本发明提出的任意一种驱动电路；显示面板包括多条扫描线，移位寄存器输出端电连接扫描线；

显示面板还包括第一时钟信号线、第二时钟信号线、第二信号线和第三信号线，第一时钟信号线提供第一时钟信号，第二时钟信号线提供第二时钟信号，第二信号线提供第二信号，第三信号线提供第三信号；

在各级移位寄存器中，上拉控制单元的控制端连接到第一时钟信号线，下拉控制单元的控制端连接到第二时钟信号线，上拉输出单元的第一端连接到第二信号线，下拉输出单元的第一端连接到第二信号线。

第三方面，本发明提供一种显示装置，包括本发明提出的任意一种显示面板。

与现有技术相比，本发明提供的驱动电路、显示面板及显示装置，至少实现了如下的有益效果：

本发明在移位寄存器中，将下拉控制单元的输入端连接到下拉控制单元的控制端，下拉控制单元的控制端输入的第二时钟信号仅在复位阶段提供有效电平，则下拉控制单元的输入端也仅在复位阶段才能够输入有效电平信号，能够有效避免下拉控制单元提前开启导致，导致下拉控制单元向下拉输出单元的控制端输出有效电平，从而避免显示面板乱显，保证驱动电路稳定性。本发明相当于仅改变了下拉控制单元的输入端的在电路中的连接方式，应用本发明实施方式提供的驱动电路时，移位寄存器中其他单元的信号输入端的信号输入时序均不需要做改变，本发明的设计简单，易实施。

当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1为相关技术中一种移位寄存器的结构图；

图2为本发明实施例提供的驱动电路结构示意图；

图3为本发明实施例提供的驱动电路中移位寄存器结构示意图；

图4为本发明实施例提供的驱动电路中移位寄存器的一种时序图；

图5为本发明实施例提供的驱动电路中移位寄存器的一种可选实施方式示意图；

图6为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图7为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图8为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图9为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图10为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图11为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图12为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图；

图13为图12提供的电路的一种可选实施方式时序图；

图14为本发明实施例提供的显示面板一种可选实施方式示意图；

图15为本发明实施例提供的显示装置示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

现有的驱动电路中包括多个级联的移位寄存器，驱动信号从第1级移位寄存器传递到最后一级移位寄存器，即实现显示面板一帧画面的扫描。

图1为相关技术中一种移位寄存器的结构图，如图1所示，各级移位寄存器均包括上拉控制单元11′、下拉控制单元22′、上拉输出单元33′、下拉输出单元44′和输出端OUT′，上拉控制单元11′的控制端输入第一时钟信号CK1′，上拉控制单元11′的输入端输入第一信号S1′，上拉控制单元11′用于控制上拉输出单元33′对输出端OUT′的电平的上拉；下拉控制单元22′的控制端输入第二时钟信号CK2′，下拉控制单元22′的输入端输入第二信号S2′，下拉控制单元22′用于控制下拉输出单元44′对输出端OUT′的电平的下拉。

在一帧画面的扫描时间内，每一级移位寄存器的工作通常包括三个时间段，在第一时间段内，上拉控制单元11′向上拉输出单元33′输出有效电平信号，上拉输出单元33′开始对输出端OUT′的电平的上拉；在第二时间段，为有效信号输出阶段，上拉输出单元33′对输出端OUT′的电平上拉后，输出端OUT′在此阶段输出有效电平信号；在第三时间段，为复位阶段，下拉控制单元22′向下拉输出单元44′输出有效电平信号，下拉输出单元44′开始对输出端OUT′的电平的下拉。其中，第一时钟信号CK1′在第一时间段提供有效电平，第一信号S1′为上一级移位寄存器的输出信号，或者为移位寄存器的起始移位信号，第二时钟信号CK2′在第三时间段提供有效电平，第一时钟信号CK1′、第一信号S1′和第二时钟信号CK2′均为脉冲信号，而第二信号S2′通常为恒定电平信号。移位寄存器中各个单元通常由多个晶体管组成，在电路中的晶体管存在漏流问题，如果下拉控制单元22′中晶体管漏流过大，将会导致下拉控制单元22′提前开启，导致显示面板乱显。基于此，发明人通过对移位寄存器中电路进行设计，在不改变电路中各输入信号时序的基础上，保证下拉控制单元仅在复位阶段才能够开启，从而确保电路稳定性，避免显示面板出现乱显。

图2为本发明实施例提供的驱动电路结构示意图。图3为本发明实施例提供的驱动电路中移位寄存器结构示意图。图4为本发明实施例提供的驱动电路中移位寄存器的一种时序图。

如图2所示，驱动电路包括多个级联的移位寄存器VSR。第1级移位寄存器VSR1、第2级移位寄存器VSR2、第3级移位寄存器VSR3至第n级移位寄存器VSRn，其中，n为正整数，且n≥2。移位寄存器VSR包括控制端K、输入端IN和输出端OUT，图2中仅示意出级联的方式，并未示出各个端口。其中，移位寄存器VSR的控制端包括上拉控制单元的控制端、下拉控制单元的控制端、上拉输出单元的控制端和下拉输出单元的控制端；移位寄存器VSR的输入端包括上拉控制单元的输入端、下拉控制单元的输入端。

如图3所示，移位寄存器VSR包括上拉控制单元11、下拉控制单元22、上拉输出单元33、下拉输出单元44和移位寄存器输出端OUT，其中，

上拉控制单元11，与上拉输出单元33电连接，上拉控制单元11的控制端输入第一时钟信号CK1，上拉控制单元11的第一端输入第一信号S1，上拉控制单元11的第二端电连接上拉输出单元33的控制端。

下拉控制单元22，与下拉输出单元44电连接，下拉控制单元22的控制端输入第二时钟信号CK2，下拉控制单元22的第一端连接到下拉控制单元22的控制端，下拉控制单元22的第二端电连接下拉输出单元44的控制端。

上拉输出单元33的第一端输入第二信号S2，上拉输出单元33的第二端连接到移位寄存器输出端OUT，上拉输出单元33的控制端接收有效电平后，向移位寄存器输出端OUT输出第二信号S2。

下拉输出单元44的第一端输入第三信号S3，下拉输出单元44的第二端连接到移位寄存器输出端OUT，下拉输出单元44的控制端接收有效电平后，向移位寄存器输出端OUT输出第三信号S3。

继续参考图4所示，以高电平信号为有效电平信号，低电平信号为无效电平信号为例，在工作阶段，上拉输出单元33的控制端接收有效电平，向移位寄存器输出端OUT输出第二信号S2，工作阶段包括t1阶段和t2阶段，其中，t1阶段上拉输出单元33开始对输出端OUT的电平的上拉，t2阶段为有效信号输出阶段；在复位阶段t3，下拉输出单元44的控制端接收有效电平，第二时钟信号CK2仅在复位阶段t3提供有效电平，下拉输出单元44开始对输出端OUT的电平的下拉。

本发明提供的驱动电路，在移位寄存器中，将下拉控制单元的输入端连接到下拉控制单元的控制端，下拉控制单元的控制端输入的第二时钟信号仅在复位阶段提供有效电平，则下拉控制单元的输入端也仅在复位阶段才能够输入有效电平信号，能够有效避免下拉控制单元提前开启导致，导致下拉控制单元向下拉输出单元的控制端输出有效电平，从而避免显示面板乱显，保证驱动电路稳定性。本发明相当于仅改变了下拉控制单元的输入端的在电路中的连接方式，应用本发明实施方式提供的驱动电路时，移位寄存器中其他单元的信号输入端的信号输入时序均不需要做改变，本发明的设计简单，易实施。

在本发明提供的驱动电路中，在第1级移位寄存器中，第一信号为起始移位信号；在第n级移位寄存器中，第一信号为上一级移位寄存器的移位寄存器输出端输出的信号，其中n为正整数，且n≥2。也即，上一级移位寄存器的位寄存器输出端输出信号的同时，向与其级联的下一级移位寄存器的输入端输入信号，从而实现信号的移位。

图5为本发明实施例提供的驱动电路中移位寄存器的一种可选实施方式示意图。如图5所示，下拉控制单元22包括第一晶体管T1，第一晶体管T1的栅极输入第二时钟信号CK2，第一晶体管T1的第一端连接到第一晶体管的栅极，第一晶体管T1的第二端连接下拉输出单元44的控制端；该实施方式的时序图可以参考图4所示，在复位阶段t3，第二时钟信号CK2控制第一晶体管T1导通，同时向第一晶体管T1的第一端输入第二时钟信号CK2。第二时钟信号CK2仅在复位阶段t3提供有效电平信号(例如高电平信号)，在工作阶段，第一晶体管T1的第一端输入的均是无效电平信号，第一晶体管T1即使存在漏流，无效电平信号也不能控制下拉输出单元的输出，所以该实施方式，能够保证第一晶体管T1仅在复位阶段向下拉输出单元的控制端输出有效电平，从而避免显示面板乱显，保证驱动电路稳定性。

图6为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。如图6所示，上拉输出单元33包括第二晶体管T2和第一电容C1，其中，第二晶体管T2的栅极为上拉输出单元33的控制端，第二晶体管T2的第一端输入第二信号S2，第二晶体管T2的第二端为上拉输出单元的第二端，第一电容C1的第一极连接第二晶体管T2的栅极，第一电容C1的第二极连接第二晶体管T2的第二端；下拉输出单元44包括第三晶体管T3和第二电容C2，其中，第三晶体管T3的栅极为下拉输出单元44的控制端，第三晶体管T3的第一端输入第三信号S3，第三晶体管T3的第二端为下拉输出单元的第二端，第二电容C2的第一极连接第三晶体管T3的栅极，第二电容C2的第二极连接第三晶体管T3的第一端。

该实施方式的时序图可以参考图4所示，在t1阶段，上拉输出单元33向第二晶体管T2的控制端输出有效电平信号，第二晶体管T2导通后，第二晶体管T2的第二端开始对移位寄存器的输出端OUT的电位上拉，同时第一电容C1进行充电；在t2阶段，第一电容C1进行放电，控制第二晶体管T2继续导通，移位寄存器的输出端OUT继续输出第二信号S2；在复位阶段t3，第二时钟信号CK2控制第一晶体管T1导通，同时向第一晶体管T1的第一端输入第二时钟信号CK2，第二时钟信号CK2在该阶段提供有效电平控制第三晶体管T3导通，第三晶体管T3的第二端开始对移位寄存器的输出端OUT的电位下拉，在此阶段移位寄存器的输出端OUT输出第三信号S3。第二时钟信号CK2仅在复位阶段t3提供有效电平信号(例如高电平信号)，而在t1和t2阶段，第一晶体管T1的第一端输入的均是无效电平信号，第一晶体管T1即使存在漏流，无效电平信号也不能控制第三晶体管T3导通，所以该实施方式，能够保证第一晶体管T1仅在复位阶段向下拉输出单元44的控制端输出有效电平，从而避免移位寄存器的输出端OUT提前输出复位信号，避免显示面板乱显，保证驱动电路稳定性。

图7为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。如图7所示，上拉控制单元11包括第四晶体管T4，第四晶体管T4的栅极输入第一时钟信号CK1，第四晶体管T4的第一端输入第一信号S1，第四晶体管T4的第二端连接上拉输出单元33的控制端。该实施方式的时序图可以参考图4所示，在t1阶段，第一时钟信号CK1输出有效电平信号，控制第四晶体管T4导通，第四晶体管T4的第二端开始向上拉输出单元33输出有效电平信号，控制上拉输出单元33对移位寄存器的输出端OUT的电位上拉；在t2阶段，移位寄存器的输出端OUT输出有效电平信号；第二时钟信号CK2仅在复位阶段t3提供有效电平信号(例如高电平信号)，能够保证下拉控制单元22仅在复位阶段向下拉输出单元44的控制端输出有效电平，从而避免移位寄存器的输出端OUT提前输出复位信号，避免显示面板乱显，保证驱动电路稳定性。

图8为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。如图8所示，移位寄存器还包括：第一节点电位控制单元55和第二节点电位控制单元66。第一节点电位控制单元55的控制端电连接上拉控制单元11的第一端，第一节点电位控制单元55的第一端输入第三信号S3，第一节点电位控制单元55的第二端电连接下拉输出单元44的控制端；第二节点电位控制单元66的控制端电连接下拉控制单元22的第二端，第二节点电位控制单元66的第一端输入第三信号S3，第二节点电位控制单元66的第二端电连接上拉输出单元33的控制端。

在工作阶段，第一节点电位控制单元55向下拉输出单元44的控制端输出无效电平；在复位阶段，第二节点电位控制单元66向上拉输出单元33的控制端输出无效电平。

图9为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。如图9所示，移位寄存器还包括：第一节点电位控制单元55和第二节点电位控制单元66，第一节点电位控制单元55的控制端电连接上拉控制单元11的第二端，第一节点电位控制单元55的第一端输入第三信号S3，第一节点电位控制单元55的第二端电连接下拉输出单元44的控制端；第二节点电位控制单元66的控制端电连接下拉控制单元22的第二端，第二节点电位控制单元66的第一端输入第三信号S3，第二节点电位控制单元66的第二端电连接上拉输出单元33的控制端；

在工作阶段，第一节点电位控制单元55向下拉输出单元44的控制端输出无效电平；在复位阶段，第二节点电位控制单元66向上拉输出单元33的控制端输出无效电平。

移位寄存器中包括第一节点N1和第二节点N2，第一节点N1连接下拉输出单元44，第二节点N2连接上拉输出单元33。图8和图9对应的实施例中设置第一节点电位控制单元55和第二节点电位控制单元66。在工作阶段，也即t1阶段和t2阶段，第一节点电位控制单元55向下拉输出单元44的控制端输出无效电平，保证下拉输出单元44能够处于关闭状态，保证此阶段只有上拉输出单元33向移位寄存器的输出端OUT输出信号；在复位阶段，也即t3阶段，第二节点电位控制单元66向上拉输出单元33的控制端输出无效电平，保证在此阶段上拉输出单元33能够处于关闭状态，此阶段只有下拉输出单元44向移位寄存器的输出端OUT输出信号；该实施方式能够进一步保证驱动电路的可靠性。

图10为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。如图10所示，第一节点电位控制单元55包括第五晶体管T5，第五晶体管T5的栅极电连接上拉控制单元11的第一端或者上拉控制单元的第二端，第五晶体管T5的第一端输入第三信号，第五晶体管T5的第二端电连接下拉输出单元44的控制端；第二节点电位控制单元包括第六晶体管T6，第六晶体管T6的栅极电连接下拉控制单元的第二端，第六晶体管T6的第一端输入第三信号，第六晶体管T6的第二端电连接上拉输出单元的控制端。可选的，第五晶体管T5的栅极与可以电连接上拉控制单元11的第二端。

该实施方式的时序图可以参考图4所示。在t1阶段，第一时钟信号CK1和第一信号S1提供有效电平信号，第四晶体管T4导通，第四晶体管T4的第二端向第二晶体管T2的控制端输出高电平信号，控制第二晶体管T2导通，同时第五晶体管T5导通，第五晶体管T5的第二端输出第三信号提供的低电平信号，保证第一节点处于低电位，进而第三晶体管T3处于关闭状态；在t2阶段，第二电容C2放电，使第一节点N1继续保持低电位，第三晶体管T3处于关闭状态，第一电容C1放电，使第二节点N2继续保持高电位，第二晶体管T2处于导通状态；在t3阶段，第二时钟信号CK2提供有效电平信号，第一晶体管T1导通，第一晶体管T1的第二端向第三晶体管T3的控制端输出高电平信号，第三晶体管T3导通，同时第六晶体管T6的栅极接收高电平信号，第六晶体管T6导通，第六晶体管T6的第二端输出第三信号S3提供的低电平信号，保证第二节点处于低电位，则第二晶体管T2处于关闭状态。该实施方式进一步保证了在移位寄存器电路导通的各个时刻均只有一个与移位寄存器输出端电连接的晶体管导通向移位寄存器输出端输出信号，保证了驱动电路可靠性。

图11为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。如图11所示，移位寄存器还包括：电位保持单元77；电位保持单元77的控制端输入第四信号S4，电位保持单元77的第一端电连接上拉控制单元11的第二端，电位保持单元77的第二端电连接上拉输出单元33的控制端。电位保持单元77的设置用于保证第二节点N2电位的保持，第二节点与第六晶体管T6的第二端之间设置电位保持单元77，在第二节点N2与第六晶体管T6的第二端之间产生压降，当第二节点N2为高电位时，避免较高电位施加到第六晶体管T6的第二端使得第六晶体管T6被击穿，进一步保证了电路稳定性。

图12为本发明实施例提供的驱动电路中移位寄存器的另一种可选实施方式示意图。图13为图12提供的电路的一种可选实施方式时序图。如图12所示，电位保持单元77包括第七晶体管T7，第七晶体管T7的栅极输入第四信号S4，第七晶体管T7的第一端电连接上拉控制单元11的第二端，第七晶体管T7的第二端电连接上拉输出单元33的控制端。

如图13所示，以第四信号S4为高电平信号为例，第四信号S4控制第七晶体管T7处于导通状态。在t1阶段，第一时钟信号CK1和第一信号S1提供有效电平信号，第四晶体管T4导通，第四晶体管T4的第二端向第二晶体管T2的控制端输出高电平信号，控制第二晶体管T2导通，同时第五晶体管T5导通，第五晶体管T5的第二端输出第三信号提供的低电平信号，保证第一节点N1处于低电位，进而第三晶体管T3处于关闭状态；在t2阶段，第二电容C2放电，使第一节点N1继续保持低电位，第三晶体管T3处于关闭状态，第一电容C1放电，使第二节点N2继续保持高电位，第二晶体管T2处于导通状态；在t3阶段，第二时钟信号CK2提供有效电平信号，第一晶体管T1导通，第一晶体管T1的第二端向第三晶体管T3的控制端输出高电平信号，第三晶体管T3导通，同时第六晶体管T6的栅极接收高电平信号，第六晶体管T6导通，第六晶体管T6的第二端输出第三信号S3提供的低电平信号，保证第二节点N2处于低电位，则第二晶体管T2处于关闭状态。该实施方式中第一晶体管T1的第一端连接第一晶体管T1的栅极，且第二时钟信号CK2仅在复位阶段(t3阶段)提供有效信号，在其他工作阶段第一晶体管(下拉控制单元)均处于关闭状态，不能向第三晶体管T3(下拉输出单元)提供有效电平信号，从而能够避免显示面板乱显，保证驱动电路稳定性，同时第七晶体管T7的设置能够对第六晶体管T6起到保护作用，进一步保证了电路的稳定性。

需要说明的是，本发明实施例中晶体管均是以N型晶体管为例，可选的，电路中的晶体管也可以是P型晶体管。

进一步的本发明还提供一种显示面板，包括本发明任意实施例提供的驱动电路。图14为本发明实施例提供的显示面板一种可选实施方式示意图。如图14所示，显示面板100包括多条扫描线G，扫描线G位于显示区AA，移位寄存器输出端电连接扫描线G；显示面板还包括第一时钟信号线X1、第二时钟信号线X2、第二信号线X3和第三信号线X4，第一时钟信号线X1提供第一时钟信号CK1，第二时钟信号线X2提供第二时钟信号CK2，第二信号线X3提供第二信号S2，第三信号线X4提供第三信号S3，本发明提供的显示面板中，移位寄存器VSR的结构可以参考上述任意实施例的说明，在各级移位寄存器VSR中，上拉控制单元11的控制端连接到第一时钟信号线X1，下拉控制单元22的控制端连接到第二时钟信号线X2，上拉输出单元33的第一端连接到第二信号线X3，下拉输出单元44的第一端连接到第二信号线X4。本发明提供的显示面板中，驱动电路稳定性好，能够避免显示面板乱显，提高显示面板性能可靠性。

进一步的本发明还提供一种显示装置，图15为本发明实施例提供的显示装置示意图。如图15所示，显示装置包括本发明实施例提供的显示面板100。本发明实施例提供的显示装置可以是任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、手机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等。本发明提供的显示装置中，驱动电路稳定性好，能够避免显示面板乱显，提高显示装置性能可靠性。

通过上述实施例可知，本发明提供的驱动电路、显示面板及显示装置，至少实现了如下的有益效果：

本发明在移位寄存器中，将下拉控制单元的输入端连接到下拉控制单元的控制端，下拉控制单元的控制端输入的第二时钟信号仅在复位阶段提供有效电平，则下拉控制单元的输入端也仅在复位阶段才能够输入有效电平信号，能够有效避免下拉控制单元提前开启导致，导致下拉控制单元向下拉输出单元的控制端输出有效电平，从而避免显示面板乱显，保证驱动电路稳定性。本发明相当于仅改变了下拉控制单元的输入端的在电路中的连接方式，应用本发明实施方式提供的驱动电路时，移位寄存器中其他单元的信号输入端的信号输入时序均不需要做改变，本发明的设计简单，易实施。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (11)

1.一种驱动电路，其特征在于，包括多个级联的移位寄存器，所述移位寄存器包括上拉控制单元、下拉控制单元、上拉输出单元、下拉输出单元和移位寄存器输出端，其中，

所述上拉控制单元，与所述上拉输出单元电连接，所述上拉控制单元的控制端输入第一时钟信号，所述上拉控制单元的第一端输入第一信号，所述上拉控制单元的第二端电连接所述上拉输出单元的控制端；

所述下拉控制单元，与所述下拉输出单元电连接，所述下拉控制单元的控制端输入第二时钟信号，所述下拉控制单元的第一端连接到所述下拉控制单元的控制端，所述下拉控制单元的第二端电连接所述下拉输出单元的控制端；

所述上拉输出单元的第一端输入第二信号，所述上拉输出单元的第二端连接到所述移位寄存器输出端，所述上拉输出单元的控制端接收有效电平后，向所述移位寄存器输出端输出所述第二信号；

所述下拉输出单元的第一端输入第三信号，所述下拉输出单元的第二端连接到所述移位寄存器输出端，所述下拉输出单元的控制端接收有效电平后，向所述移位寄存器输出端输出所述第三信号；

在工作阶段，所述上拉输出单元的控制端接收有效电平；

在复位阶段，所述下拉输出单元的控制端接收有效电平，所述第二时钟信号仅在复位阶段提供有效电平。

2.根据权利要求1所述的驱动电路，其特征在于，

所述下拉控制单元包括第一晶体管，所述第一晶体管的栅极输入所述第二时钟信号，所述第一晶体管的第一端连接到所述第一晶体管的栅极，所述第一晶体管的第二端连接所述下拉输出单元的控制端；

在复位阶段，所述第二时钟信号控制所述第一晶体管导通，同时向所述第一晶体管的第一端输入所述第二时钟信号。

3.根据权利要求1所述的驱动电路，其特征在于，

所述上拉输出单元包括第二晶体管和第一电容，其中，所述第二晶体管的栅极为所述上拉输出单元的控制端，所述第二晶体管的第一端输入所述第二信号，所述第二晶体管的第二端为所述上拉输出单元的第二端，所述第一电容的第一极连接所述第二晶体管的栅极，所述第一电容的第二极连接所述第二晶体管的第二端；

所述下拉输出单元包括第三晶体管和第二电容，其中，所述第三晶体管的栅极为所述下拉输出单元的控制端，所述第三晶体管的第一端输入所述第三信号，所述第三晶体管的第二端为所述下拉输出单元的第二端，所述第二电容的第一极连接所述第三晶体管的栅极，所述第二电容的第二极连接所述第三晶体管的第一端。

4.根据权利要求1所述的驱动电路，其特征在于，

所述上拉控制单元包括第四晶体管，所述第四晶体管的栅极输入所述第一时钟信号，所述第四晶体管的第一端输入所述第一信号，所述第四晶体管的第二端连接所述上拉输出单元的控制端。

5.根据权利要求1所述的驱动电路，其特征在于，所述移位寄存器还包括：第一节点电位控制单元和第二节点电位控制单元，

所述第一节点电位控制单元的控制端电连接所述上拉控制单元的第一端或者所述上拉控制单元的第二端，所述第一节点电位控制单元的第一端输入所述第三信号，所述第一节点电位控制单元的第二端电连接所述下拉输出单元的控制端；

所述第二节点电位控制单元的控制端电连接所述下拉控制单元的第二端，所述第二节点电位控制单元的第一端输入所述第三信号，所述第二节点电位控制单元的第二端电连接所述上拉输出单元的控制端；

在工作阶段，所述第一节点电位控制单元向所述下拉输出单元的控制端输出无效电平；

在复位阶段，所述第二节点电位控制单元向所述上拉输出单元的控制端输出无效电平。

6.根据权利要求5所述的驱动电路，其特征在于，

所述第一节点电位控制单元包括第五晶体管，所述第五晶体管的栅极电连接所述上拉控制单元的第一端或者所述上拉控制单元的第二端，所述第五晶体管的第一端输入所述第三信号，所述第五晶体管的第二端电连接所述下拉输出单元的控制端；

所述第二节点电位控制单元包括第六晶体管，所述第六晶体管的栅极电连接所述下拉控制单元的第二端，所述第六晶体管的第一端输入所述第三信号，所述第六晶体管的第二端电连接所述上拉输出单元的控制端。

7.根据权利要求5所述的驱动电路，其特征在于，所述移位寄存器还包括：电位保持单元；

所述电位保持单元的控制端输入第四信号，所述电位保持单元的第一端电连接所述上拉控制单元的第二端，所述电位保持单元的第二端电连接所述上拉输出单元的控制端。

8.根据权利要求7所述的驱动电路，其特征在于，

所述电位保持单元包括第七晶体管，所述第七晶体管的栅极输入所述第四信号，所述第七晶体管的第一端电连接所述上拉控制单元的第二端，所述第七晶体管的第二端电连接所述上拉输出单元的控制端。

9.根据权利要求1所述的驱动电路，其特征在于，

在第1级所述移位寄存器中，所述第一信号为起始移位信号；

在第n级所述移位寄存器中，所述第一信号为上一级所述移位寄存器的所述移位寄存器输出端输出的信号，其中n为正整数，且n≥2。

10.一种显示面板，其特征在于，包括权利要求1至9任一项所述的驱动电路；所述显示面板包括多条扫描线，所述移位寄存器输出端电连接所述扫描线；

所述显示面板还包括第一时钟信号线、第二时钟信号线、第二信号线和第三信号线，所述第一时钟信号线提供所述第一时钟信号，所述第二时钟信号线提供所述第二时钟信号，所述第二信号线提供所述第二信号，所述第三信号线提供所述第三信号；

在各级所述移位寄存器中，所述上拉控制单元的控制端连接到所述第一时钟信号线，所述下拉控制单元的控制端连接到所述第二时钟信号线，所述上拉输出单元的第一端连接到所述第二信号线，所述下拉输出单元的第一端连接到所述第二信号线。

11.一种显示装置，其特征在于，包括权利要求10所述的显示面板。