CN109119334B - 半导体结构的表面修正方法以及3d存储器件的制造方法 - Google Patents

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CN109119334B CN201810971943.7A CN201810971943A CN109119334B CN 109119334 B CN109119334 B CN 109119334B CN 201810971943 A CN201810971943 A CN 201810971943A CN 109119334 B CN109119334 B CN 109119334B
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Abstract

本申请公开了半导体结构的表面修正方法以及3D存储器件的制造方法。该修正方法包括：测量半导体结构的表面翘曲；根据翘曲的方向性设计掩膜图案；以及进行离子注入，在所述晶片和所述栅叠层结构中的至少一层薄膜中形成缺陷以释放应力，从而恢复至平整的表面。该修正方法为后续的覆盖层提供了平整的表面，适用于各种方向性的表面翘曲，从而可以提高3D存储器件的良率和可靠性。

Description

半导体结构的表面修正方法以及3D存储器件的制造方法
技术领域
本发明涉及半导体技术，更具体地，涉及半导体结构的翘曲(bow) 修正方法以及3D存储器件的制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
该3D存储器件例如是包括晶片及栅叠层结构的半导体结构，其中，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱提供选择晶体管和存储晶体管的沟道层、以及夹在栅极导体和沟道层之间的存储器层。由于堆叠多个不同材料组成的薄膜，半导体结构产生累积的应力，导致半导体结构在垂直于堆叠方向的平面内发生翘曲。然而，在半导体结构上还需要形成后续的覆盖层(overlay)，以便提供附加的层间绝缘层和布线层。半导体结构的翘曲导致覆盖层与半导体结构上的栅叠层结构对准困难，从而导致3D存储器件的良率降低和可靠性变差。
发明内容
本发明的目的是提供一种半导体结构的表面修正方法以及3D存储器件的制造方法，其中，在形成半导体结构之后，进行离子注入(IMP)，以及根据翘曲的方向性控制离子注入的区域，从而重新恢复平整的表面。
根据本发明的第一方面，提供一种半导体结构的表面修正方法，所述半导体结构包括晶片以及在晶片上形成的叠层结构，所述方法包括：测量半导体结构的表面翘曲；根据翘曲的方向性设计掩膜图案；以及采用具有所述掩膜图案的掩膜，进行离子注入以释放应力。
优选地，对于各向同性的表面翘曲，在未使用掩膜或使用各向同性图案的掩膜的情形下进行所述离子注入。
优选地，所述掩膜的形状或开口为正方形或圆形。
优选地，对于各向异性的表面翘曲，在使用各向异性图案的掩膜的情形下进行所述离子注入。
优选地，所述掩膜包括覆盖所述在半导体结构上的光致抗蚀剂掩膜，或者位于所述半导体结构上方的遮挡掩膜。
优选地，所述掩膜的形状或开口为矩形或椭圆形。
优选地，所述掩膜图案的边缘邻近所述半导体结构的表面翘曲度变化率最大的位置。
优选地，所述叠层结构包括堆叠的多个栅极导体和多个层间绝缘层，所述多个层间绝缘层分别位于相邻层面的栅极导体之间，所述离子注入在所述多个层间绝缘层中的至少一层薄膜和/或所述晶片中形成缺陷。
优选地，在所述离子注入的步骤中使用中性掺杂剂，并且所述掺杂剂从所述叠层结构的暴露表面进入所述半导体结构中。
优选地，所述中性掺杂剂包括选自氢离子和氦离子中的至少一种。
优选地，在所述离子注入的步骤中使用中性掺杂剂、N型掺杂剂和 P型掺杂剂中的任一种，并且所述掺杂剂从所述晶片的暴露表面进入所述晶片中。
优选地，根据表面翘曲的测量结果，控制所述离子注入的深度和剂量。
优选地，对于负形变量和正形变量的表面翘曲，采用不同剂量进行所述离子注入。
优选地，所述半导体结构为3D存储器件结构，所述半导体结构的叠层结构为栅叠层结构。
根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：形成包括晶片和位于晶片上的栅叠层结构的半导体结构，所述栅叠层结构包括堆叠的多个栅极导体和多个层间绝缘层，所述多个层间绝缘层分别位于相邻层面的栅极导体之间；形成贯穿所述栅叠层结构的沟道柱，所述沟道柱包括沟道层以及夹在所述沟道层和所述多个栅极导体之间的栅极电介质；采用上述的方法修正所述半导体结构的表面翘曲；以及在所述半导体结构的表面形成覆盖层。
优选地，所述覆盖层用于形成位线、字线和选择线中的至少一种。
优选地，还包括：
对所述晶片进行划片，从而将半导体结构连同覆盖层一起分离成多个存储器件。
根据本发明实施例的半导体结构的表面修正方法，其中，根据翘曲的方向性控制离子注入的区域，从而重新恢复平整的表面。该修正方法为后续的覆盖层提供了平整的表面，不仅适用于各向同性的表面翘曲，而且适用于各向异性的表面翘曲，因而可以提高3D存储器件的良率和可靠性。
该表面修正方法可以明显减小半导体结构的表面翘曲，从而允许半导体结构中包括更多层面的栅极导体。由于该表面修正方法具有各向异性表面翘曲的修正能力，因此，即使该半导体结构中包含复杂图案产生的应力，导致各向异性表面翘曲，也能重新恢复至平整表面。该表面修正方法可以增加3D存储器件的堆叠层数和复杂结构，从而有利于进一步缩小存储单元的芯片占用面积，提高存储密度。
在优选的实施例中，该离子注入在栅导体结构的层间绝缘层以及在晶片中形成缺陷，破坏多个层面的薄膜内的化学键，改变原子的排布以及原子之间的作用力，从而释放应力，使得半导体结构的表面翘曲明显减小。
在优选的实施例中，在半导体结构的表面修正之后，进一步形成覆盖层，采用覆盖层形成位线、字线和选择线中的至少一种。由于预先根据表面翘曲的方向性进行表面修正，半导体结构的表面重新恢复至平整状态，因此，该覆盖层与半导体结构中的沟道柱对准容易，从而有利于进一步缩小存储单元的芯片占用面积，提高存储密度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3示出根据本发明实施例的3D存储器件的制造方法的流程图。
图4a和4b分别示出第一类型形变的半导体结构在离子注入前后的示意性截面图。
图5a和5b分别示出第二类型形变的半导体结构在离子注入前后的示意性截面图。
图6a和6b分别示出第一类型形变的半导体结构在离子注入前后的形变分布图。
图7示出第一类型形变的半导体结构在离子注入前后的测量形变柱形图。
图8a和8b分别示出第一类型形变的半导体结构形貌的照片及测量形变曲线图。
图9a和9b分别示出第二类型形变的半导体结构形貌的照片及测量形变曲线图。
图10示出第二类型形变的半导体结构以及在修正各向异性形变时使用的遮挡掩膜。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。
本申请的发明人发现，在3D存储器件中，在晶片上形成栅叠层结构之后的半导体结构容易发生翘曲，结果，随后形成的覆盖层(例如，布线层)和导电通道难以与贯穿栅叠层结构的沟道柱对准。半导体结构的翘曲使得最终形成的3D存储器件的良率和可靠性降低。随着栅叠层结构中栅极导体的层数增加，例如从32层增加至64层，半导体结构中累积的应力也会增加，导致翘曲越来越严重。因此，提高3D存储器件的存储密度需要解决的重要问题就是修正半导体结构的翘曲，以便重新获得平整的表面。
现有的翘曲修正方法包括热退火、沉积附加的应力膜、对晶片背面进行附加的蚀刻。采用热退火和附加蚀刻可以释放应力，使得半导体结构重新获得平整的表面。然而，热退火本身可能导致晶片中已经形成的掺杂区中掺杂剂再次扩散，从而损坏晶片中形成的CMOS电路，附加蚀刻则可能导致晶片的机械强度劣化，从而在后续步骤中发生断裂。采用附加的应力膜可以抵消半导体结构中的原有应力，然而，应力膜的材料选择和厚度控制必须非常精确地进行控制，从而导致工艺实现上的困难。
本申请的发明人注意上述现有的翘曲修正方法还不能满足高存储密度的3D存储器件的需求，甚至导致影响3D存储器件的良率和可靠性的新问题，尤其是上述现有方法仅仅适用于各向同性的翘曲修正。然而，在3D存储器件的制造方法中采用的半导体结构的翘曲实际上可能是有方向性的。上述现有方法均不能修正各向异性的翘曲。因而，本申请的发明人提出进一步改进的翘曲修正方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱 110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110 中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计 64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110 的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至晶片101，第二端经由晶片101形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102 分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管 Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133 连接至同一条地选择线GSL。
图3示出根据本发明实施例的3D存储器件的制造方法的流程图。
在步骤S01中，形成包括晶片和栅叠层结构的半导体结构。晶片例如是单晶硅晶片。栅叠层结构例如包括多个层面的栅极导体以及将相邻层面的栅极导体彼此隔开的层间绝缘层。栅极导体例如由钨组成，层间绝缘层例如由氧化硅组成。
该半导体结构是3D存储器件的中间结构，如下文所术，在随后的步骤中将在半导体结构上方形成覆盖层(overlay)。
在步骤S02中，测量半导体结构的表面翘曲。
例如，采用表面形貌测量仪测量半导体结构的表面形貌参数，从而获得半导体结构的表面在多个方向上的翘曲度。在替代的实施例中，在半导体结构的划片道预先形成直线标记，然后根据直线标记的变形量和形状获得半导体结构的表面在多个方向上的翘曲度。
该半导体结构的翘曲度是该半导体结构的表面在堆叠方向相对于主表面的变形量。第一类型的翘曲例如是负变形量，即半导体结构的表面相对于主表面凹进。第二类型的翘曲例如是正变形量，即半导体结构的表面相对于主表面凸起。在本申请中，采用半导体结构的周边区域定义主表面。因此，该翘曲度是半导体结构的中间区域相对于周边区域的变形量。
由于在半导体结构的表面上的多个方向测量翘曲度，因此，该实施例还可以测量翘曲的方向性。如果在多个方向上的翘曲度相同，则半导体结构的表面翘曲是各向同性的。如果在多个方向上的翘曲度不同，则半导体结构的表面翘曲是各向异性的。
在步骤S03中，根据翘曲的方向性设计掩膜图案。
该掩膜例如是覆盖在半导体结构上的光致抗蚀剂掩膜，或者位于半导体结构上方悬空的遮挡掩膜(例如金属片)。
根据翘曲的测量结果设计各向同性或各向异性的掩膜图案。各向同性的掩膜图案包括在平面内彼此垂直的方向上相同尺寸的开口或外形，各向异性的掩膜图案包括在平面内彼此垂直的方向上不同尺寸的开口或外形。如果半导体结构的表面翘曲是各向同性的，则可以采用各向同性图案的掩膜，例如正方形、圆形图案的掩膜，或者不使用任何掩膜。如果半导体结构的表面翘曲是各向异性的，则可以采用各向异性图案的掩膜，例如矩形或椭圆形图案的掩膜。
在该实施例中，掩膜图案例如是掩膜自身的形状，或者掩膜中的开口形状。优选地，掩膜图案的边缘位于半导体结构的表面翘曲度变化率最大的位置附近。
在步骤S04中，进行离子注入，在至少一些层中形成缺陷以重新获得平整的表面。
在该步骤中，根据翘曲的测量结果选择性地使用掩膜，以及控制离子注入的深度和剂量。在各向同性翘曲的情形下，可以不使用掩膜，或者使用各向同性图案的掩膜。在各向异性翘曲的情形下，可以使用各向异性图案的掩膜。离子注入的剂量例如与半导体结构的翘曲度成比例。
根据该实施例的方法，例如在栅叠层结构的层间绝缘层中产生缺陷以释放应力，使得半导体结构重新恢复至平整的表面。因此，不论是第一类型变形(负变形量)的翘曲，还是第二类型变形(正变形量)的翘曲，均可以采用离子注入进行修正。在优选的实施例中，根据变形类型调整离子注入的剂量。
该离子注入采用中性的掺杂剂，也即，仅仅在掺杂层或区域中引入缺陷，而不会改变半导体层的掺杂浓度和掺杂类型的掺杂剂，例如氢或氦离子。该掺杂剂主要影响地单晶硅晶片以及栅叠层结构中的层间绝缘层。栅叠层结构中的栅极导体例如是金属层，受到掺杂剂的影响较小。该掺杂剂可以进入单晶硅晶片中。CMOS电路在晶片中形成导电类型的掺杂区，受到掺杂剂的影响较小。
在掺杂剂进入晶片的情形下，根据半导体结构的翘曲，控制掺杂剂的剂量。一方面，该掺杂剂的剂量应当大于下限值，以促使掺杂剂在晶片中产生适量的缺陷以释放应力以恢复平整表面。另一方面，该掺杂剂的剂量应当小于上限值，以防止掺杂剂在晶片中产生缺陷浓度过高以致影响晶片的机械强度，甚至导致晶片的剥离。
在上述的实施例中，在半导体结构中栅叠层结构的暴露表面一侧，采用中性掺杂剂进行离子注入以修正翘曲，中性掺杂剂可以到达栅叠层结构的层间绝缘层，优选地，还可以到达晶片中，从而在多个层面的薄膜中产生缺陷以释放应力。在替代的实施例中，在半导体结构中晶片与栅叠层结构相对的表面一侧，采用中性掺杂剂或N型掺杂剂、P型掺杂剂进行离子注入以修正翘曲，掺杂剂进入晶片中但未到达导电类型的掺杂区，以免影响CMOS电路的电性能。该替代的实施例仅在单个层面的薄膜(晶片)中产生缺陷以释放应力。
在步骤S05中，在半导体结构的表面形成覆盖层。该覆盖层例如包括附加的层间绝缘层和布线层，例如，该布线层用于形成图2所示的字线、位线和选择线等。
进一步地，对晶片进行划片，从而将半导体结构连同覆盖层一起分离成多个存储器件。
图4a和4b分别示出第一类型形变的半导体结构在离子注入前后的示意性截面图。该半导体结构包括晶片101和栅叠层结构120。在图中未示出栅叠层结构120的细节，然而，栅叠层结构120可以进一步包括多个层面的栅极导体和层间绝缘层，相邻的栅极导体之间由层间绝缘层彼此隔开。
如图4a所示，第一类型形变的翘曲具有负变形量，即半导体结构的中间部分相对于周边区域凹进，并且具有各向同性形变。
如图4b所示，在未使用掩膜的情形下，进行中性掺杂剂的离子注入。离子注入在栅导体结构的层间绝缘层以及在晶片中形成缺陷，破坏多个层面的薄膜内的化学键，改变原子的排布以及原子之间的作用力，从而释放应力，使得半导体结构的表面恢复至平整状。
图5a和5b分别示出第二类型形变的半导体结构在离子注入前后的示意性截面图。该半导体结构包括晶片101和栅叠层结构120。在图中未示出栅叠层结构120的细节，然而，栅叠层结构120可以进一步包括多个层面的栅极导体和层间绝缘层，相邻的栅极导体之间由层间绝缘层彼此隔开。
如图5a所示，第二类型形变的翘曲具有正变形量，即半导体结构的中间部分相对于周边区域凸起，并且具有各向同性形变。
如图5b所示，在未使用掩膜的情形下，进行中性掺杂剂的离子注入。离子注入在栅导体结构的层间绝缘层以及在晶片中形成缺陷，破坏多个层面的薄膜内的化学键，改变原子的排布以及原子之间的作用力，从而释放应力，使得半导体结构的表面恢复至平整状。
图6a和6b分别示出第一类型形变的半导体结构在离子注入前后的形变分布图。图7示出第一类型形变的半导体结构在离子注入前后的测量形变柱形图。该形变分布图例如是采用激光干涉的表面形貌仪测量获得的照片，柱形图例如是采用激光干涉的表面形貌仪测量获得的数据绘制而成。
该半导体结构300包括晶片和栅叠层结构。栅叠层结构可以进一步包括多个层面的栅极导体和层间绝缘层，相邻的栅极导体之间由层间绝缘层彼此隔开。
如图6a所示，第一类型形变的翘曲具有负变形量，即半导体结构的中间部分相对于周边区域凹进，并且具有各向同性形变。其中采用箭头线条指示半导体结构的不同区域的形变量和方向。
如图6b所示，在未使用掩膜的情形下，进行中性掺杂剂的离子注入。离子注入在栅导体结构的层间绝缘层以及在晶片中形成缺陷，破坏多个层面的薄膜内的化学键，改变原子的排布以及原子之间的作用力，从而释放应力，使得半导体结构的表面恢复至平整状。
如图7所示，在离子注入之前，该半导体结构在垂直于堆叠方向的平面内存在着第一类型形变(负变形量)，并且在X轴方向和Y轴方向的形变量大致相等，从而具有各向同性的特性。在离子注入之后，该半导体结构在垂直于堆叠方向的X轴方向和Y轴方向的形变量均明显减小，形变量从大约13纳米减小至大约1纳米，翘曲度减小92％。
图8a和8b分别示出第一类型形变的半导体结构形貌的照片及测量形变曲线图。该照片例如是采用激光干涉的表面形貌仪测量获得的照片，柱形图例如是采用激光干涉的表面形貌仪测量获得的数据绘制而成。
图8a的照片中不同区域的灰阶差异表示相对于主表面的变形量。如图所示，该半导体结构300在垂直于堆叠方向的平面内存在着第一类型形变(负变形量)，并且在X轴方向(虚线)和Y轴方向(实线)的形变量大致相等，大约为203微米，从而具有各向同性的特性。
图9a和9b分别示出第二类型形变的半导体结构形貌的照片及测量形变曲线图。该照片例如是采用激光干涉的表面形貌仪测量获得的照片，柱形图例如是采用激光干涉的表面形貌仪测量获得的数据绘制而成。
图9a的照片中不同区域的灰阶差异表示相对于主表面的变形量。如图所示，该半导体结构400在垂直于堆叠方向的平面内存在着第一类型形变(负变形量)，并且在X轴方向(虚线)和Y轴方向(实线)的形变量彼此不等，分别为75微米和114微米，从而具有各向异性的特性。
图10示出第二类型形变的半导体结构以及在修正各向异性形变时使用的遮挡掩膜。
在照片中，不同区域的灰阶差异表示相对于主表面的变形量。根据翘曲的测量结果设计掩膜的形状，在该实施例中，半导体结构400的表面翘曲是各向异性的。在垂直于堆叠方向的平面内，半导体结构400沿着Y方向的形变量大于沿着X方向的形变量。
在离子注入步骤中，采用各向异性图案的掩膜，即矩形的遮挡掩膜 410，掩膜410的长度方向沿着X方向，宽度方向沿着Y方向。掩膜410 遮挡半导体结构400的中间区域，仅仅暴露半导体结构400沿着Y方向与掩膜410相邻的两个弓形区域。掩膜410的长边边缘位于半导体结构的表面翘曲度变化率最大的位置附近。
因此，掺杂剂仅仅进入半导体结构400的两个弓形区域，在半导体结构400的多层薄膜中形成缺陷，破坏不同薄膜内化学键，改变原子的排布以及原子之间的作用力，实现宏观上的形变。而通过离子注入在半导体结构400上形成不同的图案，实现内应力各向异性的分布，从而实现在不同方向上半导体结构400形变的不一致。根据翘曲的测量结果，调节离子注入在半导体结构400上不同的图案，使得离子注入破坏半导体结构400的多层薄膜不同方向的键价结合，实现应力各向异性的分布，因此可以利用各项异性的薄膜选择性地调节不同方向的形变。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (17)

1.一种半导体结构的表面修正方法，所述半导体结构包括晶片以及在晶片上形成的叠层结构，所述叠层结构包括层间绝缘层，所述方法包括：
在半导体结构的表面上的多个方向测量翘曲度以获得翘曲的方向性；
根据翘曲的方向性设计掩膜图案；以及
采用具有所述掩膜图案的掩膜，从所述叠层结构表面一侧，向所述层间绝缘层进行离子注入以释放应力。
2.根据权利要求1所述的修正方法，其中，对于各向同性的表面翘曲，在未使用掩膜或使用各向同性图案的掩膜的情形下进行所述离子注入。
3.根据权利要求2所述的修正方法，其中，所述掩膜的形状或开口为正方形或圆形。
4.根据权利要求2所述的修正方法，其中，对于各向异性的表面翘曲，在使用各向异性图案的掩膜的情形下进行所述离子注入。
5.根据权利要求4所述的修正方法，其中，所述掩膜包括覆盖在所述半导体结构上的光致抗蚀剂掩膜，或者位于所述半导体结构上方的遮挡掩膜。
6.根据权利要求4所述的修正方法，其中，所述掩膜的形状或开口为矩形或椭圆形。
7.根据权利要求6所述的修正方法，其中，所述掩膜图案的边缘邻近所述半导体结构的表面翘曲度变化率最大的位置。
8.根据权利要求1所述的修正方法，其中，所述叠层结构包括堆叠的多个栅极导体和多个层间绝缘层，所述多个层间绝缘层分别位于相邻层面的栅极导体之间，所述离子注入在所述多个层间绝缘层中的至少一层薄膜和/或所述晶片中形成缺陷。
9.根据权利要求8所述的修正方法，其中，在所述离子注入的步骤中使用中性掺杂剂，并且所述掺杂剂从所述叠层结构的暴露表面进入所述半导体结构中。
10.根据权利要求9所述的修正方法，其中，所述中性掺杂剂包括选自氢离子和氦离子中的至少一种。
11.根据权利要求8所述的修正方法，其中，在所述离子注入的步骤中使用中性掺杂剂、N型掺杂剂和P型掺杂剂中的任一种，并且所述掺杂剂从所述晶片的暴露表面进入所述晶片中。
12.根据权利要求1所述的修正方法，其中，根据表面翘曲的测量结果，控制所述离子注入的深度和剂量。
13.根据权利要求1所述的修正方法，其中，对于负形变量和正形变量的表面翘曲，采用不同剂量进行所述离子注入。
14.根据权利要求1所述的修正方法，其中，所述半导体结构为3D存储器件结构，所述半导体结构的叠层结构为栅叠层结构。
15.一种3D存储器件的制造方法，包括：
形成包括晶片和位于晶片上的栅叠层结构的半导体结构，所述栅叠层结构包括堆叠的多个栅极导体和多个层间绝缘层，所述多个层间绝缘层分别位于相邻层面的栅极导体之间；
形成贯穿所述栅叠层结构的沟道柱，所述沟道柱包括沟道层以及夹在所述沟道层和所述多个栅极导体之间的栅极电介质；
采用根据权利要求1至14中任一项的方法修正所述半导体结构的表面翘曲；以及
在所述半导体结构的表面形成覆盖层。
16.根据权利要求15所述的制造方法，其中，所述覆盖层用于形成位线、字线和选择线中的至少一种。
17.根据权利要求16所述的制造方法，还包括：
对所述晶片进行划片，从而将半导体结构连同覆盖层一起分离成多个存储器件。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110062067B (zh) * 2019-03-11 2020-07-21 华为技术有限公司 指纹识别模组、指纹识别模组的制作方法及终端设备
CN110649032B (zh) * 2019-10-23 2023-11-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112635386A (zh) * 2019-12-26 2021-04-09 南京力安半导体有限公司 气浮卡盘
CN111883539B (zh) * 2020-08-26 2021-09-07 长江存储科技有限责任公司 三维存储器的制备方法及离子注入装置
CN113078061B (zh) * 2021-03-24 2023-10-31 长江存储科技有限责任公司 晶圆结构及其制备方法、三维存储器、电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05254990A (ja) * 1992-03-06 1993-10-05 Rigaku Denki Kogyo Kk シリコンウエハの平坦度改善方法
CN102376568A (zh) * 2010-08-19 2012-03-14 北大方正集团有限公司 在深沟槽肖特基二极管晶圆的深沟槽内淀积多晶硅的方法
CN105702564A (zh) * 2016-03-29 2016-06-22 上海华力微电子有限公司 一种改善晶圆翘曲度的方法
CN105895672A (zh) * 2015-01-26 2016-08-24 东莞市中镓半导体科技有限公司 一种降低氮化镓基电子器件外延应力的离子注入改善型衬底
CN107579039A (zh) * 2017-08-31 2018-01-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107658310A (zh) * 2017-08-31 2018-02-02 长江存储科技有限责任公司 降低晶片翘曲的共源极阵列形成方法
CN107946313A (zh) * 2017-11-21 2018-04-20 长江存储科技有限责任公司 一种3d nand闪存堆叠结构的制备方法及3d nand闪存

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120329233A1 (en) * 2011-06-27 2012-12-27 Ruei-Hao Huang Wafer treatment method and fabricating method of mos transistor
US9824943B2 (en) * 2015-10-20 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05254990A (ja) * 1992-03-06 1993-10-05 Rigaku Denki Kogyo Kk シリコンウエハの平坦度改善方法
CN102376568A (zh) * 2010-08-19 2012-03-14 北大方正集团有限公司 在深沟槽肖特基二极管晶圆的深沟槽内淀积多晶硅的方法
CN105895672A (zh) * 2015-01-26 2016-08-24 东莞市中镓半导体科技有限公司 一种降低氮化镓基电子器件外延应力的离子注入改善型衬底
CN105702564A (zh) * 2016-03-29 2016-06-22 上海华力微电子有限公司 一种改善晶圆翘曲度的方法
CN107579039A (zh) * 2017-08-31 2018-01-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107658310A (zh) * 2017-08-31 2018-02-02 长江存储科技有限责任公司 降低晶片翘曲的共源极阵列形成方法
CN107946313A (zh) * 2017-11-21 2018-04-20 长江存储科技有限责任公司 一种3d nand闪存堆叠结构的制备方法及3d nand闪存

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