CN109065619B - 一种具有低噪声低开关损耗特性的igbt器件 - Google Patents
一种具有低噪声低开关损耗特性的igbt器件 Download PDFInfo
- Publication number
- CN109065619B CN109065619B CN201810953505.8A CN201810953505A CN109065619B CN 109065619 B CN109065619 B CN 109065619B CN 201810953505 A CN201810953505 A CN 201810953505A CN 109065619 B CN109065619 B CN 109065619B
- Authority
- CN
- China
- Prior art keywords
- region
- gate
- discrete
- jfet
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 210000000746 body region Anatomy 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 11
- 229910002601 GaN Inorganic materials 0.000 claims description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 230000000903 blocking effect Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 210000004027 cell Anatomy 0.000 description 2
- 210000003850 cellular structure Anatomy 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明属于功率半导体器件技术领域，具体的说涉及一种具有低噪声低开关损耗特性的IGBT器件。本发明通过在传统IGBT器件的分立浮空pbody区8内引入低噪声的P+型JFET源区13、N+型JFET栅极区14和P‑型JFET沟道区15结构，以此在器件正向导通时存储空穴增强电导调制，关断时快速泄放空穴，降低关断时间；同时通过介质层10在JFET栅极区14形成半包围结构，降低器件的密勒电容Cgc，抑制了JFET结构中寄生NPN开启对有效栅极电压的影响，达到了在保证低噪声的条件下，降低开关时间和开关损耗。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种具有低噪声低开关损耗特性的IGBT器件。
背景技术
随着轨道交通、智能电网、风力发电等领域的快速发展，绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)凭借着栅极控制简单、输入阻抗高、电流密度大、饱和压降低等优点，已成为中高功率范围内的主流功率开关器件之一，同时还将继续朝着高压大电流、低功率损耗、高工作温度和高可靠性等方向发展。
高压IGBT通常采用平面栅结构，用于高铁、电力输运等对可靠性要求很高的环境，但平面栅型IGBT因为寄生JFET电阻，相比于槽栅型结构，其饱和压降大，增加了通态损耗；同时槽栅型IGBT(Trench IGBT)元胞间距小，电流密度大，已成为降低导通损耗的常用结构。而TIGBT在槽栅底部存在电场峰值，限制了阻断电压的提高，同时其短路电流较大，抗短路能力较弱；可通过在槽栅底部引入P-floating屏蔽层可降低电场峰值，但会引入额外的JFET电阻而使导通损耗增加；在槽栅间的P基区中同时引入钳位二极管，能同时改善Eoff-Vcesat优化折衷关系和强化器件短路承受能力，但现有方案多集中于1200V电压等级。通过采用宽槽栅间距或FP(Floating-Pbody)区域能降低器件电流密度，明显提高TIGBT的短路承受能力，但FP结构的槽栅型IGBT(FP-TIGBT)因为负栅电容效应，使得在器件开启时FP结构中产生的电压变化，通过密勒电容Cgc在栅极产生位移电流，降低IGBT的栅极控制能力，同时会带来EMI噪声问题。
在1200-1700V电压等级，通过Fin p-Body、Shield trench和Side-gate结构能够改善EMI问题，但对制造工艺精度要求严格；对于大于2500V电压等级的IGBT，ABB和Hitachi等国外企业已经推出了3300V-TIGBT产品，通过内置结深超过槽栅深度的分立浮空P区(Separate Floating Pbody)，起到降低槽栅底部电场峰值和增强电导调制的作用，改善Eoff-Vcesat折衷关系，但分立浮空FP区会影响器件耐压和导通特性；而将分立FP通过固定电阻与地相连，提供部分空穴通路，易造成导通损耗增大。
发明内容
鉴于上文所述，本发明针对现有分立浮空P区的槽栅IGBT器件存在P区电位变化致使器件耐压降低、开关损耗较大等问题，提供一种具有低噪声低开关损耗IGBT器件。通过在分立FP中形成沟槽，沟槽中内置JFET结构形成空穴载流子控制结构；JFET为低噪声器件且内置于分立的FP区，等效为可变电阻，能够在保证解决EMI问题的同时，提高器件耐压可靠性；同时降低密勒电容，降低开关损耗。
为了实现上述目的，本发明提供如下技术方案：
一种具有低噪声低开关损耗IGBT器件，其元胞结构包括从下至上依次层叠的金属集电极7、P+集电区6、N型缓冲层5、N-漂移区4和金属发射极11；所述N-漂移区4的顶层中间区域设有分立P+浮空pbody区8，所述分立P+浮空pbody区8的两侧分别设有P+基区2，所述P+基区2的顶层设有N+发射区1；所述P+基区2和N+发射区1通过金属发射极11与分立P+浮空pbody区8相接触；所述P+基区2和N+发射区1与分立P+浮空pbody区8之间设有栅极结构，所述栅极结构包括栅电极9和栅介质层3，栅介质层3沿器件垂直方向延伸进入N-漂移区4中形成沟槽，所述栅电极9设置在沟槽中；所述栅介质层3的一侧与P+基区2、N+发射区1和N-漂移区4接触，其特征在于：所述栅介质层3的另一侧与分立P+浮空pbody区8通过N-漂移区4相隔离；所述分立P+浮空pbody区8中还设有N+型JFET栅极区14、P+型JFET源区13和P-型JFET沟道区15形成的JFET结构；P-型JFET沟道区15设置在分立P+浮空pbody区8顶层的中间区域，所述P+型JFET源区13设置在P-型JFET沟道区15的顶层，所述N+型JFET栅极区14对称设置在P+型JFET源区13的两侧且通过连接桥12与栅电极9相接触；所述N+型JFET栅极区14与分立P+浮空pbody区8间通过介质层10相隔离；所述P+型JFET源区13通过金属发射极11与P+基区2和N+发射区1相接触；所述金属发射极11与N-漂移区4和P-型JFET沟道区15之间以及连接桥12与N-漂移区4之间分别通过介质层10相隔离。
进一步的是，本发明中分立P+浮空pbody区8的结深大于栅极结构的深度。
进一步的是，本发明中P-型JFET沟道区15的宽度小于器件通态条件下JFET产生耗尽区的宽度。
进一步地，本发明中N+型JFET栅极区14与分立P+浮空pbody区8间的介质层10厚度宽，实现对JFET栅极区14的半包围结构，消除JFET栅极区14和分立P+浮空pbody区8间的PN结电容。
进一步的是，本发明中介质层10对JFET栅极区14的半包围结构通过干法刻蚀或湿法刻蚀与热氧化工艺组合实现。
进一步的是，本发明中分立P+浮空pbody区8的掺杂方式为非均匀掺杂或者均匀掺杂。
进一步的是，本发明中半导体材料为单晶硅、碳化硅或者氮化镓。
本发明的分立P+浮空pbody区8中JFET结构需要满足以下条件：
1.分立P+浮空pbody区8与栅极结构之间通过N-漂移区4隔断；
2.N+型JFET栅极区14位于正向阻断时分立P+浮空pbody区8的中性区域；
3.JFET结构中左右对称的N+型JFET栅极区14与P-型JFET沟道区15产生的耗尽层宽度能将沟道区完全阻断。
相比现有技术，本发明的有益效果在于：
1.本发明通过在分立P+浮空pbody区中引入JFET区，JFET区等效为可变电阻；在器件正向导通时得以存储空穴，降低了器件的饱和导通压降；在器件正向阻断时为空穴提供快速泄放回路，降低了关断时间和关断损耗。
2.本发明通过将分立P+浮空pbody区在关断时与地相连，降低了密勒电容Cgc，有效地降低了开关时间和开关损耗。
3.本发明介质层10对JFET栅极区14的半包围结构，能有效降低栅极电容，同时降低由JFET栅极区、分立P+浮空pbody区和N-漂移区形成寄生NPN三极管产生的JFET栅极泄漏电流。
4.本发明提出的介质层10对JFET栅极区14的半包围结构，在IGBT槽栅结构工艺中形成浅槽，在栅介质层3工艺中形成厚的介质层，通过刻蚀浅槽底部区域形成JFET沟道区15与分立P+浮空pbody区的接触；最后通过淀积和掺杂工艺形成JFET结构，与现有高压IGBT器件制作工艺兼容。
附图说明
图1是传统分立浮空pbody区IGBT器件的结构示意图；
图2是本发明提供的具有低噪声低开关损耗IGBT器件的结构示意图；
图3是本发明提供的具有低噪声低开关损耗IGBT器件等价电路图；
图4是本发明提供的IGBT结构与传统结构开关过程波形对比图；
图5是本发明提供的IGBT结构与传统结构密勒电容Cgc对比图；
图中：1为N+发射区，2为P+基区，3为栅介质层，4为N-漂移区，5为N型缓冲层，6为P+集电区，7为金属集电极，8为分立P+浮空pbody区，9为栅电极，10为介质层，11为金属发射极，12为连接桥，13为P+型JFET源区，14为N+型JFET栅极区，15为P-型JFET沟道区。
具体实施方式
下面结合说明书附图和具体实施方式对本发明的技术方案进行详细、清楚的阐述：
实施例：
一种具有低噪声低开关损耗IGBT器件，如图2所示，其元胞结构包括从下至上依次层叠的金属集电极7、P+集电区6、N型缓冲层5、N-漂移区4和金属发射极11；所述N-漂移区4的顶层中间区域设有分立P+浮空pbody区8，所述分立P+浮空pbody区8的两侧分别设有P+基区2，所述P+基区2的顶层设有N+发射区1；所述P+基区2和N+发射区1通过金属发射极11与分立P+浮空pbody区8相接触；所述P+基区2和N+发射区1与分立P+浮空pbody区8之间设有栅极结构，所述栅极结构包括栅电极9和栅介质层3，栅介质层3沿器件垂直方向延伸进入N-漂移区4中形成沟槽，所述栅电极9设置在沟槽中；所述栅介质层3的一侧与P+基区2、N+发射区1和N-漂移区4接触，其特征在于：所述栅介质层3的另一侧与分立P+浮空pbody区8通过N-漂移区4相隔离；所述分立P+浮空pbody区8中还设有N+型JFET栅极区14、P+型JFET源区13和P-型JFET沟道区15形成的JFET结构；P-型JFET沟道区15设置在分立P+浮空pbody区8顶层的中间区域，所述P+型JFET源区13设置在P-型JFET沟道区15的顶层，所述N+型JFET栅极区14对称设置在P+型JFET源区13的两侧且通过连接桥12与栅电极9相接触；所述N+型JFET栅极区14与分立P+浮空pbody区8间通过介质层10相隔离；所述P+型JFET源区13通过金属发射极11与P+基区2和N+发射区1相接触；所述金属发射极11与N-漂移区4和P-型JFET沟道区15之间以及连接桥12与N-漂移区4之间分别通过介质层10相隔离。
作为优选实施方式，本实施例中分立P+浮空pbody区8的结深大于栅极结构(即槽栅)的深度；这样在器件正向阻断时，P型浮空pbody区8能够与N-漂移区4形成耗尽区，减弱了正向阻断时栅极结构(即槽栅)底部的电场集聚现象，从而保证了槽栅型高压IGBT器件正向耐压的可靠性。
下面结合实施例对本发明原理进行详细说明：
所提结构在正向阻断时，IGBT栅极为零电位，此时JFET沟道导通，分立P+浮空pbody区8通过JFET沟道直接与地相连，增加了浮空pbody/N-漂移区耐压PN结；同时分立P+浮空pbody区8的结深大于栅极结构的深度，能够减弱正向阻断时槽栅底部的电场集聚现象，从而实现与浮空场限环相同的作用，有助于提升击穿电压。相比之下，图1的传统分立浮空pbody区IGBT器件结构，分立P+浮空pbody区8在正向导通时存储过量空穴，关断时空穴只能通过元胞的P+基区(即P-base区)泄放空穴，使得关断时间和关断损耗增大；同时在正向阻断时，分立浮空pbody区电位浮空，虽然可以降低槽栅底部的电场峰值，但分压效果不如pbody区接地，使得正向阻断电压低于所提结构。
器件正向导通时，IGBT栅极为高电位，此时N+型JFET栅极区14与P-型JFET沟道区15形成耗尽层，分立P+浮空pbody区8将不会与地电位相接。电子从MOS沟道注入到漂移区中，空穴从背部的金属集电极7注入到N-漂移区4中，N-漂移区4发生电导调制作用；同时，空穴会存储在分立P+浮空pbody区8中，根据电中性原理，N-漂移区4中会有相应的电子，从而增强了N-漂移区4内载流子浓度，有利于降低器件饱和导通压降。随着空穴在分立P+浮空pbody区8中的数量增加，分立P+浮空pbody区8的电位近似等于N-漂移区4电位，由N+型JFET栅极区14、分立P+浮空pbody区8和N-漂移区4形成的NPN晶体管存在开启风险，所提结构中介质层10对JFET栅极区14实现半包围，能够降低寄生NPN晶体管PN结面积，降低寄生NPN增益，从而有效减小器件在导通时JFET栅极处的泄漏电流，提高IGBT栅极控制能力。因为分立P+浮空pbody区在关断时与地相连，降低了密勒电容Cgc，从而减小了开关过程中栅电压的平台期，可有效地降低了开关时间和开关损耗。本发明中介质层10对JFET栅极区14的半包围结构，减小JFET栅极与集电极的相对面积，有利于进一步降低器件整体的栅极电容。
本发明提出的器件结构决定了器件能够实现可靠的正向阻断能力，有效地抑制寄生NPN三极管开启，提高器件的栅控能力，并且能够降低密勒电容Cgc，实现更短的开关时间、更低的开关损耗，同时JFET为低噪声器件，保证了器件开关过程的低噪声特性。
为了验证本发明的有益效果，以3300V高压N沟道槽栅型IGBT设计为例，利用MEDICI软件对图1所示的传统IGBT器件结构以及图2所示本发明提出IGBT器件结构进行仿真比较，包括器件的静态参数：正向阻断电压、饱和导通压降和阈值电压，动态参数：密勒电容Cgc、开启损耗和关断损耗，对比结果如下表所示：
从表中明显发现，本发明所提结构正向阻断电压为4297V，相比于传统结构提高了13％，导通压降两者相当，而开启损耗和关断损耗则明显降低，特别是密勒电容Cgc相比于传统结构降低了70％。
图4开关过程仿真结果表明，本发明提出的IGBT器件结构的关断速度相比于传统结构有明显提升，因为密勒电容Cgc的减小，所提结构栅极电压平台期有明显降低。图5电容仿真结果直接表明，在0-200V的Vce电压范围内，所提结构的Cgc相比于传统结构均有明显降低，在Vce＝25V条件下，Cgc最大降低了70％。
综上所述，本发明提供的一种具有低噪声低开关损耗IGBT器件，相比于目前传统结构，本发明在分立浮空pbody区引入低噪声的JFET结构，在器件正向导通时存储空穴，增强电导调制，关断时快速泄放空穴，降低关断时间；通过介质层在JFET栅极区形成半包围结构，降低器件的密勒电容，同时抑制了JFET结构中寄生NPN开启对栅压的影响，达到了在保证低噪声的条件下，降低开关时间和开关损耗。
需要特别说明的是，本发明中关于低噪声低开关损耗IGBT器件，不仅适用于目前普遍应用的3300V～6500V的高压范围IGBT器件，同样适用于基于平面栅和槽栅型的中压范围的载流子增强型IGBT器件。
Claims (5)
1.一种具有低噪声低开关损耗特性的IGBT器件，其元胞结构包括从下至上依次层叠设置的金属集电极(7)、P+集电区(6)、N型缓冲层(5)、N-漂移区(4)和金属发射极(11)；所述N-漂移区(4)的顶层中间区域设有分立P+浮空pbody区(8)，所述分立P+浮空pbody区(8)的两侧分别设有P+基区(2)，所述P+基区(2)的顶层设有N+发射区(1)；所述P+基区(2)和N+发射区(1)通过金属发射极(11)与分立P+浮空pbody区(8)相接触；所述P+基区(2)和N+发射区(1)与分立P+浮空pbody区(8)之间设有栅极结构，所述栅极结构包括栅电极(9)和栅介质层(3)，栅介质层(3)沿器件垂直方向延伸进入N-漂移区(4)中形成沟槽，所述栅电极(9)设置在沟槽中；所述栅介质层(3)的一侧与P+基区(2)、N+发射区(1)和N-漂移区(4)接触，其特征在于：所述栅介质层(3)的另一侧与分立P+浮空pbody区(8)通过N-漂移区(4)相隔离；所述分立P+浮空pbody区(8)中还设有N+型JFET栅极区(14)、P+型JFET源区(13)和P-型JFET沟道区(15)形成的JFET结构；P-型JFET沟道区(15)设置在分立P+浮空pbody区(8)顶层的中间区域，所述P+型JFET源区(13)设置在P-型JFET沟道区(15)的顶层，所述N+型JFET栅极区(14)对称设置在P+型JFET源区(13)的两侧且通过连接桥(12)与栅电极(9)相接触；所述N+型JFET栅极区(14)与分立P+浮空pbody区(8)间通过介质层(10)相隔离；所述P+型JFET源区(13)通过金属发射极(11)与P+基区(2)和N+发射区(1)相接触；所述金属发射极(11)与N-漂移区(4)和P-型JFET沟道区(15)之间以及连接桥(12)与N-漂移区(4)之间分别通过介质层(10)相隔离。
2.根据权利要求1所述的一种具有低噪声低开关损耗特性的IGBT器件，其特征在于：P-型JFET沟道区(15)的宽度小于器件通态条件下JFET产生耗尽区的宽度。
3.根据权利要求2所述的一种具有低噪声低开关损耗特性的IGBT器件，其特征在于：所述介质层(10)形成对JFET栅极区(14)的半包围结构。
4.根据权利要求3所述的一种具有低噪声低开关损耗特性的IGBT器件，其特征在于：所述分立P+浮空Pbody区(8)的结深大于所述栅极结构的深度。
5.根据权利要求1-4任意一项所述的一种具有低噪声低开关损耗特性的IGBT器件，其特征在于：器件所用半导体的材料为单晶硅、碳化硅或者氮化镓。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810953505.8A CN109065619B (zh) | 2018-08-21 | 2018-08-21 | 一种具有低噪声低开关损耗特性的igbt器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810953505.8A CN109065619B (zh) | 2018-08-21 | 2018-08-21 | 一种具有低噪声低开关损耗特性的igbt器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109065619A CN109065619A (zh) | 2018-12-21 |
| CN109065619B true CN109065619B (zh) | 2020-11-27 |
Family
ID=64687623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810953505.8A Active CN109065619B (zh) | 2018-08-21 | 2018-08-21 | 一种具有低噪声低开关损耗特性的igbt器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109065619B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109768080B (zh) * | 2019-01-23 | 2021-03-30 | 电子科技大学 | 一种具有mos控制空穴通路的igbt器件 |
| CN110265477B (zh) * | 2019-06-28 | 2020-12-29 | 电子科技大学 | 具有pnp穿通三极管的igbt器件 |
| CN113764510B (zh) * | 2021-07-30 | 2022-09-09 | 西安电子科技大学 | 一种低关断损耗的电子注入效应增强igbt器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504190B1 (ko) * | 1998-09-25 | 2005-10-26 | 매그나칩 반도체 유한회사 | 헤테로 바이폴라 트랜지스터의 브릿지 형성방법 |
| US8058670B2 (en) * | 2009-06-04 | 2011-11-15 | Force—MOS Technology Corporation | Insulated gate bipolar transistor (IGBT) with monolithic deep body clamp diode to prevent latch-up |
| DE102015102136B4 (de) * | 2015-02-13 | 2021-09-30 | Infineon Technologies Austria Ag | Halbleiterbauelemente und ein verfahren zum bilden eines halbleiterbauelements |
-
2018
- 2018-08-21 CN CN201810953505.8A patent/CN109065619B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109065619A (zh) | 2018-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109768080B (zh) | 一种具有mos控制空穴通路的igbt器件 | |
| CN108389901B (zh) | 一种载流子存储增强型超结igbt | |
| CN108183130B (zh) | 带有p型埋层的双栅载流子储存性igbt器件 | |
| CN108493241B (zh) | 一种具有内置jfet结构的igbt器件 | |
| CN109065619B (zh) | 一种具有低噪声低开关损耗特性的igbt器件 | |
| CN110277443B (zh) | 具有pnp穿通三极管的沟槽栅igbt器件 | |
| CN109728084B (zh) | 一种具有深槽电场屏蔽结构的平面栅igbt器件 | |
| CN110491937B (zh) | 一种具有自偏置分离栅结构igbt | |
| CN109888007B (zh) | 具有二极管钳位载流子存储层的soi ligbt器件 | |
| CN110416294B (zh) | 一种高耐压低损耗超结功率器件 | |
| CN109065618B (zh) | 一种具有稳固短路承受能力的igbt | |
| CN108493242B (zh) | 一种优化体内电场的载流子增强型igbt器件 | |
| US9263560B2 (en) | Power semiconductor device having reduced gate-collector capacitance | |
| CN109148572B (zh) | 一种反向阻断型fs-igbt | |
| CN113437141A (zh) | 一种具有多晶硅二极管栅极结构的浮空p区cstbt器件 | |
| CN105932056A (zh) | 一种具有超结的rb-igbt | |
| CN108766998B (zh) | 一种具有凹槽栅型jfet结构的igbt器件 | |
| CN110504305B (zh) | 一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件 | |
| CN109755300B (zh) | 一种沟槽igbt芯片 | |
| CN112928155B (zh) | 一种浮空p柱的槽栅超结IGBT | |
| CN111933687B (zh) | 具有高安全工作区的横向功率器件 | |
| CN111834450B (zh) | 一种集成齐纳二极管的soi ligbt器件 | |
| CN113421921A (zh) | 一种槽栅中具有空穴通路的屏蔽栅沟槽igbt结构 | |
| CN111276537A (zh) | 一种具有多晶硅耐压层的逆导型rc-ligbt器件 | |
| Xing et al. | A low loss trench IGBT with variable doping layer in P-base for improving turn-off capability |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |