CN108964645A - 延时电路 - Google Patents

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Abstract

本申请公开一种延时电路，由于增加设置了一个控制开关，所述控制开关连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。

Description

延时电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种延时电路。
背景技术
延时电路是集成电路中的重要组成部分。高性能高精度的延时电路能够极大地提高集成电路地性能。
延时电路根据时序要求来设计，保证信号传输在顺序的先后。例如，LED(Light-Emitting Diode，发光二极管)驱动芯片的应用场景中，MCU(微控制单元，MicrocontrollerUnit)控制LED芯片，如果为处理并行任务发出中断信号，并且中断信号导致使能信号长时间保持低电平，则可能导致芯片被误关闭。所以在外部使能和芯片内部使能之间设计一定的延时来防止芯片被误关断。如果中断时间比较长，而芯片延时不够长，那芯片可能会被中断信号直接关断。
传统的延时电路通常采用电容充放电延时结构，在实现延时时间较大的情况时，存在电路占用面积较大的问题。
发明内容
有鉴于此，本发明提供一种延时电路，以解决现有技术中延时电路在实现延时时间较大的情况时，存在的电路占用面积较大的问题。
为实现上述目的，本发明提供如下技术方案：
一种延时电路，包括：
电源、第一PMOS管、反相器、电流源和电容；
所述第一PMOS管的源极与所述电源相连；
所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；
所述反相器的另一端作为所述延时电路的输出端；
所述电容的另一端接地；
所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；
其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；
所述电流源的第二端接地。
一种延时电路，包括：
电源、第一NMOS管、反相器、电流源和电容；
所述第一NMOS管的源极接地；
所述第一NMOS管的漏极与所述反相器的一端、所述电容的一端相连；
所述反相器的另一端作为所述延时电路的输出端；
所述电容的另一端接地；
所述第一NMOS管的栅极作为所述延时电路的输入端，接收输入电压；
所述电流源的第一端与所述电源相连；
其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一NMOS管的漏极和所述电流源的第二端之间，并按时序间断控制导通和关断所述第一NMOS管的漏极和所述电流源IREF的第二端的连接。
经由上述的技术方案可知，本发明提供的延时电路，在电路中增加设置一个控制开关，所述控制开关连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的电容充放电延时电路结构示意图；
图2为本发明实施例提供的一种PMOS管作为输入管的延时电路结构示意图；
图3为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；
图4为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；
图5为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；
图6为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；
图7为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；
图8为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；
图9为本发明实施例提供的一种NMOS管作为输入管的延时电路结构示意图；
图10为本发明实施例提供的另一种NMOS管作为输入管的延时电路结构示意图；
图11为本发明实施例提供的另一种NMOS管作为输入管的延时电路结构示意图；
图12为本发明实施例提供的另一种NMOS管作为输入管的延时电路结构示意图。
具体实施方式
正如背景技术部分所述，现有技术中的电容充放电延时电路在实现延时时间较大的情况时，存在电路占用面积较大的问题。
发明人发现出现上述现象的原因是，如图1所示，图1为现有技术中电容充放电延时电路结构示意图；假设反相器的翻转电压为V，那么延时时间为：
从公式中可以看出，要想增加延时时间，可以通过增加电容的容值、增大VDD或减小反相器的翻转电压V；然而反相器的反转电压其实就是MOS管的阈值电压VTH，这个VTH与温度和工艺有关，数值在0.7V～1V左右，设计上是很难改变VTH的。而理论上提高VDD是可以增加延时时间的，但是对于数字逻辑电路而言电压域在1.8V～5.5V。如果将VDD增加到5.5V，延时也只是仅仅扩大了2.75倍，但是此时VIN信号的电压域没有改变，那么VIN的高电平对于MP来讲可能就不是高电平了，MP会一直导通，电路就失效了。所以提高VDD，还需要提高输入信号VIN电压域。而通过增加电容的容值，则电容占据芯片的面积较大，假如VDD＝2V，翻转电压V＝1V，放电电流IC＝10nA，为了达到2ms的延时，此时需要20pF的电容，这样的面积开销是不可接受的。
基于此，本发明提供一种新的延时电路。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图2，图2为本发明实施例提供的一种PMOS管作为输入管的延时电路结构示意图，所述延时电路包括：电源VDD、第一PMOS管MP、反相器11、电流源IREF和电容Cd；第一PMOS管MP的源极与电源VDD相连；第一PMOS管MP的漏极与反相器11的一端、电容Cd的一端相连；反相器11的另一端作为延时电路的输出端；电容Cd的另一端接地；第一PMOS管MP的栅极作为延时电路的输入端，接收输入电压VIN；其中，延时电路还包括控制开关K，控制开关K连接在第一PMOS管MP的漏极和电流源IREF的第一端之间，并按时序间断控制导通和关断第一PMOS管MP的漏极和电流源IREF的第一端的连接；电流源IREF的第二端接地。
本实施例中，在第一PMOS管MP和电流源IREF之间增加设置一个控制开关K，控制开关K连接在电路中，并按时序间断控制导通和关断其所在电路，从而将延时电路中电容连续的充放电过程转变为离散的充放电过程，从而延长延时电路的延时时间，以便于减小延时电路中电容的大小，进而减小电路整体的占用面积。
本实施例中不限定控制开关K的具体结构，只要能够实现间断控制电路的导通和关断即可，本实施例中对此不做限定。
可选的，如图3所示，图3为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图。本实施例中控制开关K包括第一开关管MSW，第一开关管MSW的栅极接收方波信号OSC；第一开关管MSW的漏极与第一PMOS管MP的漏极相连；第一开关管MSW的源极与电流源IREF的第一端相连。
本实施例中，第一开关管MSW为第一NMOS管MSW。在本发明的其他实施例中，第一开关管MSW也可以为PMOS管，本实施例中以第一开关管MSW为第一NMOS管MSW为例进行说明。
需要说明的是，本发明实施例中控制开关的间断电压可以是方波信号，也可以是脉冲信号，或者其他间断电压，本实施例中对此不做限定。
本实施例中对电流源IREF也不做限定，可以任意形式的电流源；请参见图4，图4为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；其中，电流源IREF包括：电流偏置模块12、偏置电流源Ibias、第二NMOS管MN2、第三NMOS管MN3；其中，电流偏置模块12与偏置电流源Ibias的第一端相连；偏置电流源Ibias的第二端与第二NMOS管MN2的漏极、栅极、以及第三NMOS管MN3的栅极相连；第二NMOS管MN2的源极接地；第三NMOS管MN3的漏极与第一NMOS管MSW的源极相连；第三NMOS管MN3的源极接地。
需要说明的是，电流偏置模块12为偏置电流源Ibias提供偏置电流；电流大小为Ibias，本实施例中当延时电路正常工作时，偏置电流源Ibias提供的电流与电容Cd的放电电流IC镜像。
本实施例中，在第一PMOS管MP和第三NMOS管MN3之间加上一个开关管MSW，第一NMOS管MSW的栅极信号为周期TOSC的方波信号。
当VIN由低电平转为高电平时，第一PMOS管MP关闭，节点A的电压开始由高变低。
当方波信号OSC为高电平，第一NMOS管MSW导通，此时延时电路工作状态与现有技术中的延时电路相同，节点A为高电平，第三NMOS管MN3从电容Cd中抽取电流，在一个周期内，方波信号OSC的高电平脉冲宽度为TH，则节点A的电压VA下降ΔV＝IC·TH/Cd。
当方波信号OSC为低电平，第一NMOS管MSW关断，电容Cd中的电荷没有泄放通路，节点A电位维持。延时电路在接下来的每一个方波信号OSC周期里，不断重复上述过程，节点A电位不断下降，下降到反相器11翻转电压V时，VOUT从低到高翻转，延时结束，延时时间为：
其中，TOSC是开关信号的一个周期长度；TH为高电平脉冲宽度，TH/TOSC称为方波的占空比，假如将占空比设置为1％，那么延时Tdelay就会变为原来的100倍。
也即本实施例中在加入方波信号OSC控制的控制开关MSW之后，实现相同的延时T，电容C只需要Cd·(TH/TOSC)即可达到要求，大幅度的减少了电容面积。
需要说明的是，本发明实施例中提供的延时电路在很大程度上延长了延时时间。为了进一步提高延时电路的控制精度，发明人进一步发现，本发明实施例中，当方波信号OSC为低时，第一NMOS管MSW断开，节点B电压VB为0，当方波信号OSC由低变为高时，由于节点B存在节点电容，此时电容Cd的放电电流IC等于第三NMOS管MN3的镜像电流与节点电容的放电电流之和。偏置电流源Ibias的电流与电容Cd的放电电流IC的镜像关系不能保持，使得延时存在偏差。
为消除该延时偏差，本发明实施例中提供了另外一种延时电路，请参见图5，图5为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；所述延时电路在图4的基础上，还包括：电压跟随电路13，本实施例中电压跟随电路13连接在第一NMOS管MSW的源极与第一PMOS管MP的漏极之间，电压跟随电路用于在方波信号OSC由低变高时，使第一NMOS管MSW的源极电压跟随第一PMOS管MP的漏极的电压。
本实施例中通过在节点A和节点B之间加入电压跟随电路，使得节点B的电压在方波信号OSC为低变高时跟随节点A的电压VA，从而能够保证放电电流IC的镜像精度。
需要说明的是，本实施例中不限定电压跟随电路13的具体结构，可选的，如图6所示，图6为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；第四NMOS管MN13、第二PMOS管MP13、第一电流源IB、阻抗RF、第一反向控制开关K1和第二反向控制开关K2；第一反向控制开关K1和第二反向控制开关K2的控制信号与方波信号OSC的电平信号反相；第四NMOS管MN13的源极与第一NMOS管MSW的源极相连；第四NMOS管MN13的漏极与阻抗RF的一端相连；阻抗RF的另一端连接电源VDD；第四NMOS管MN13的栅极与第一反向控制开关K1的一端相连；电源VDD与第二反向控制开关K2的一端相连，第二反向控制开关K2的另一端与第一电流源IB的第一端相连；第一电流源IB的第二端与第一反向控制开关K1的另一端相连，并连接至第二PMOS管MP13的源极；第二PMOS管MP13的漏极接地；第二PMOS管MP13的栅极连接第一PMOS管MP的漏极。
本实施例中提供的电压跟随电路13的具体原理如下：
其中，为方波信号OSC的非信号，相位与方波信号OSC相反，当方波信号OSC为低时，第一反向控制开关K1和第二反向控制开关K2均闭合跟随电路导通；当方波信号OSC为高时，第一反向控制开关K1和第二反向控制开关K2均打开电路不工作。
当方波信号OSC由高变为低，节点B的电压VB与节点A的电压VA几乎相等，为高，第一反向控制开关K1和第二反向控制开关K2均闭合跟随电路开始工作，节点C的电压VC等于VA加上第二PMOS管MP13的漏源电压VGS1，节点B的电压VB等于节点C的电压VC减去第四NMOS管MN13的漏源电压VGS2，通过设置第二PMOS管MP13，第四NMOS管MN13的宽长比以及IB和阻抗RF的值使得VGS1＝VGS2，那么可以使得VA＝VB，从而保证放电电流的精度。此外，为了节约功耗，在为低时第一电流源IB不工作。
VC＝VA+VGS1
VB＝VC-VGS2
需要说明的是，本实施例中不限定阻抗RF的具体结构，可以如图6中所示，为电阻，还可以如图7中所示，图7为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；其中，阻抗RF包括偏置在饱和区的晶体管，晶体管的源极与电源VDD相连；晶体管的漏极与第四NMOS管MN13的漏极相连；晶体管的栅极接收偏置电压Vb-控制。
在本发明的其他实施例中，电压跟随电路13还可以是运算放大器结构，所述运算放大器为有一定增益的运算放大器。将运算放大器接成单位增益形式，节点B的电压将会跟随节点A的电压。请参见图8，图8为本发明实施例提供的另一种PMOS管作为输入管的延时电路结构示意图；其中，电压跟随电路13为接成单位增益形式的运算放大器，也即运算放大器的正相输入端与第一NMOS管MSW的源极相连；运算放大器的反相输入端与运算放大器的输出端相连，并连接至第一PMOS管MP的漏极。
需要说明的是，以上所有实施例中，均以输入端为PMOS管为例进行说明的，在实际应用中，延时电路的输入管还可以是NMOS管。
请参见图9，图9为本发明实施例提供的一种NMOS管作为输入管的延时电路结构示意图；所述延时电路包括：电源VDD、第一NMOS管MN、反相器21、电流源IREF和电容Cd；第一NMOS管MN的源极接地；第一NMOS管MN的漏极与反相器21的一端、电容Cd的一端相连；反相器21的另一端作为延时电路的输出端；电容Cd的另一端接地；第一NMOS管MN的栅极作为延时电路的输入端，接收输入电压VIN；电流源IREF的第一端与电源VDD相连；其中，延时电路还包括控制开关K，控制开关K连接在第一NMOS管MN的漏极和电流源IREF的第二端之间，并按时序间断控制导通和关断第一NMOS管MN的漏极和电流源IREF的第二端的连接。
详细工作原理，可以参见上面实施例中以PMOS管作为输入管的延时电路的延时控制原理，本实施例中对此不做限定。
同样的，本实施例中不限定控制开关K的具体结构，只要能够实现间断控制电路的导通和关断即可，本实施例中对此不做限定。
可选的，如图10所示，图10为本发明实施例提供的另一种NMOS管作为输入管的延时电路结构示意图；本实施例中所述控制开关K包括第一开关管MSW，第一开关管MSW的栅极接收方波信号OSC；第一开关管MSW的源极与电流源IREF的第二端相连；第一开关管MSW的漏极与第一NMOS管MN的漏极相连。
本实施例中，第一开关管MSW为第一PMOS管MSW。在本发明的其他实施例中，第一开关管MSW也可以为NMOS管，本实施例中以第一开关管MSW为第一PMOS管MSW为例进行说明。
需要说明的是，本发明实施例中控制开关的间断电压可以是方波信号，也可以是脉冲信号，或者其他间断电压，本实施例中对此不做限定。
本实施例中对电流源IREF也不做限定，可以任意形式的电流源；请参见图11，图11为本发明实施例提供的另一种NMOS管作为输入管的延时电路结构示意图；其中，电流源IREF包括：电流偏置模块22、偏置电流源Ibias、第二PMOS管MP2、第三PMOS管MP3；其中，电流偏置模块22与偏置电流源Ibias的第一端相连；偏置电流源Ibias的第二端与第二PMOS管MP2的漏极、栅极、以及第三PMOS管MP3的栅极相连；第二PMOS管MP2的源极、第三PMOS管MP3的源极均与电源VDD相连；第三PMOS管MP3的漏极与第一PMOS管MSW的源极相连。
需要说明的是，电流偏置模块22为偏置电流源Ibias提供偏置电流；电流大小为Ibias，本实施例中当延时电路正常工作时，偏置电流源Ibias提供的电流与电容Cd的IC镜像。
详细工作原理，可以参见上面实施例中以PMOS管作为输入管的延时电路的延时控制原理，本实施例中对此不做限定。
同样的，为了进一步提高延时电路的控制精度，本实施例中延时电路还可以包括电压跟随电路，请参见图12，图12为本发明实施例提供的另一种NMOS管作为输入管的延时电路结构示意图。所述延时电路在图11的基础上，还包括：电压跟随电路23；电压跟随电路23连接在第一PMOS管MSW的源极与第一NMOS管MN的漏极之间，电压跟随电路用于在方波信号OSC由低变高时，使第一PMOS管MSW的源极电压跟随第一NMOS管MN的漏极的电压。
本实施例中电压跟随电路23可以与图6中的电压跟随电路13的结构相同，参见图6中的电压跟随电路13，即电压跟随电路23包括：第二NMOS管(下面还采用图6中的MN13作为其标号进行说明)、第四PMOS管(下面还采用图6中的MP13作为其标号进行说明)、第一电流源IB、阻抗RF、第一反向控制开关K1和第二反向控制开关K2；第一反向控制开关K1和第二反向控制开关K2的控制信号与方波信号OSC的电平信号反相；第二NMOS管MN13的源极与第一PMOS管MSW的源极相连；第二NMOS管MN13的漏极与阻抗RF的一端相连；阻抗RF的另一端连接电源VDD；第二NMOS管MN13的栅极与第一反向控制开关K1的一端相连；电源VDD与第二反向控制开关的一端相连，第二反向控制开关K2的另一端与第一电流源IB的第一端相连；第一电流源IB的第二端与第一反向控制开关K1的另一端相连，并连接至第四PMOS管MP13的源极；第四PMOS管MP13的漏极接地；第四PMOS管MP13的栅极连接第一NMOS管MN的漏极。
同样的，阻抗RF可以为电阻，也可以为包括偏置在饱和区的晶体管，当所述阻抗RF包括晶体管时，所述晶体管的源极与所述电源VDD相连；所述晶体管的漏极与所述第二NMOS管的漏极相连；所述晶体管的栅极接收偏置电压Vb-控制。
在本发明的其他实施例中，电压跟随电路23还可以是运算放大器结构，所述运算放大器为有一定增益的运算放大器。将运算放大器接成单位增益形式，节点B的电压将会跟随节点A的电压。运算放大器的正相输入端与第一PMOS管MSW的源极相连；运算放大器的反相输入端与运算放大器的输出端相连，并连接至第一NMOS管MN的漏极。
本发明实施例提供一种延时电路，具有如下优点：
1.节约电容面积的方式：加入按时序间断控制电路的导通和关断的控制开关K，在一些实施例中可以是方波信号OSC控制的开关管。
2.提高放电电流精度的方式：在节点A和节点B之间加入电压跟随电路实现。
其中，电压跟随电路可以替换为任意形式的电压跟随电路，电流源的结构也可以是任意形式的电流源电路。电路中的PMOS管和NMOS管都可以根据需要进行替换。本实施例中对以上内容均不作限定。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (16)

1.一种延时电路，其特征在于，包括：
电源、第一PMOS管、反相器、电流源和电容；
所述第一PMOS管的源极与所述电源相连；
所述第一PMOS管的漏极与所述反相器的一端、所述电容的一端相连；
所述反相器的另一端作为所述延时电路的输出端；
所述电容的另一端接地；
所述第一PMOS管的栅极作为所述延时电路的输入端，接收输入电压；
其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一PMOS管的漏极和所述电流源的第一端之间，并按时序间断控制导通和关断所述第一PMOS管的漏极和所述电流源的第一端的连接；
所述电流源的第二端接地。
2.根据权利要求1所述的延时电路，其特征在于，所述控制开关包括第一开关管，所述第一开关管的栅极接收方波信号；
所述第一开关管的漏极与所述第一PMOS管的漏极相连；
所述第一开关管的源极与所述电流源的第一端相连。
3.根据权利要求2所述的延时电路，其特征在于，所述第一开关管为第一NMOS管。
4.根据权利要求3所述的延时电路，其特征在于，所述电流源包括：
电流偏置模块、偏置电流源、第二NMOS管、第三NMOS管；
其中，所述电流偏置模块与所述偏置电流源的第一端相连；
所述偏置电流源的第二端与所述第二NMOS管的漏极、栅极、以及所述第三NMOS管的栅极相连；
所述第二NMOS管的源极接地；
所述第三NMOS管的漏极与所述第一NMOS管的源极相连；
所述第三NMOS管的源极接地。
5.根据权利要求4所述的延时电路，其特征在于，还包括电压跟随电路；
所述电压跟随电路连接在所述第一NMOS管的源极与所述第一PMOS管的漏极之间，所述电压跟随电路用于在所述方波信号由低变高时，使所述第一NMOS管的源极电压跟随所述第一PMOS管的漏极的电压。
6.根据权利要求5所述的延时电路，其特征在于，所述电压跟随电路包括：
第四NMOS管、第二PMOS管、第一电流源、阻抗、第一反向控制开关和第二反向控制开关；所述第一反向控制开关和所述第二反向控制开关的控制信号与所述方波信号的电平信号反相；
所述第四NMOS管的源极与所述第一NMOS管的源极相连；
所述第四NMOS管的漏极与所述阻抗的一端相连；
所述阻抗的另一端连接所述电源；
所述第四NMOS管的栅极与所述第一反向控制开关的一端相连；
所述电源与所述第二反向控制开关的一端相连，所述第二反向控制开关的另一端与所述第一电流源的第一端相连；
所述第一电流源的第二端与所述第一反向控制开关的另一端相连，并连接至所述第二PMOS管的源极；
所述第二PMOS管的漏极接地；
所述第二PMOS管的栅极连接所述第一PMOS管的漏极。
7.根据权利要求6所述的延时电路，其特征在于，所述阻抗为电阻；
或者，所述阻抗包括偏置在饱和区的晶体管；
当所述阻抗包括晶体管时，所述晶体管的源极与所述电源相连；所述晶体管的漏极与所述第四NMOS管的漏极相连；所述晶体管的栅极接收偏置电压控制。
8.根据权利要求5所述的延时电路，其特征在于，所述电压跟随电路包括：运算放大器；
所述运算放大器的正相输入端与所述第一NMOS管的源极相连；
所述运算放大器的反相输入端与所述运算放大器的输出端相连，并连接至所述第一PMOS管的漏极。
9.一种延时电路，其特征在于，包括：
电源、第一NMOS管、反相器、电流源和电容；
所述第一NMOS管的源极接地；
所述第一NMOS管的漏极与所述反相器的一端、所述电容的一端相连；
所述反相器的另一端作为所述延时电路的输出端；
所述电容的另一端接地；
所述第一NMOS管的栅极作为所述延时电路的输入端，接收输入电压；
所述电流源的第一端与所述电源相连；
其中，所述延时电路还包括控制开关，所述控制开关连接在所述第一NMOS管的漏极和所述电流源的第二端之间，并按时序间断控制导通和关断所述第一NMOS管的漏极和所述电流源的第二端的连接。
10.根据权利要求9所述的延时电路，其特征在于，所述控制开关包括第一开关管，所述第一开关管的栅极接收方波信号；
所述第一开关管的源极与所述电流源的第二端相连；
所述第一开关管的漏极与第一NMOS管的漏极相连。
11.根据权利要求10所述的延时电路，其特征在于，所述第一开关管为第一PMOS管。
12.根据权利要求11所述的延时电路，其特征在于，所述电流源包括：
电流偏置模块、偏置电流源、第二PMOS管、第三PMOS管；
其中，所述电流偏置模块与所述偏置电流源的第一端相连；
所述偏置电流源的第二端与所述第二PMOS管的漏极、栅极、以及所述第三PMOS管的栅极相连；
所述第二PMOS管的源极、所述第三PMOS管的源极均与所述电源相连；
所述第三PMOS管的漏极与所述第一PMOS管的源极相连。
13.根据权利要求12所述的延时电路，其特征在于，还包括电压跟随电路；
所述电压跟随电路连接在所述第一PMOS管的源极与所述第一NMOS管的漏极之间，所述电压跟随电路用于在所述方波信号由低变高时，使所述第一PMOS管的源极电压跟随所述第一NMOS管的漏极的电压。
14.根据权利要求13所述的延时电路，其特征在于，所述电压跟随电路包括：
第二NMOS管、第四PMOS管、第一电流源、阻抗、第一反向控制开关和第二反向控制开关；所述第一反向控制开关和所述第二反向控制开关的控制信号与所述方波信号的电平信号反相；
所述第二NMOS管的源极与所述第一PMOS管的源极相连；
所述第二NMOS管的漏极与所述阻抗的一端相连；
所述阻抗的另一端连接所述电源；
所述第二NMOS管的栅极与所述第一反向控制开关的一端相连；
所述电源与所述第二反向控制开关的一端相连，所述第二反向控制开关的另一端与所述第一电流源的第一端相连；
所述第一电流源的第二端与所述第一反向控制开关的另一端相连，并连接至所述第四PMOS管的源极；
所述第四PMOS管的漏极接地；
所述第四PMOS管的栅极连接所述第一NMOS管的漏极。
15.根据权利要求14所述的延时电路，其特征在于，所述阻抗RF为电阻；
或者，所述阻抗包括偏置在饱和区的晶体管；
当所述阻抗包括晶体管时，所述晶体管的源极与所述电源相连；所述晶体管的漏极与所述第二NMOS管的漏极相连；所述晶体管的栅极接收偏置电压控制。
16.根据权利要求13所述的延时电路，其特征在于，所述电压跟随电路包括：运算放大器；
所述运算放大器的正相输入端与所述第一PMOS管的源极相连；
所述运算放大器的反相输入端与所述运算放大器的输出端相连，并连接至所述第一NMOS管的漏极。
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