CN108958639B - 快闪存储器存储装置 - Google Patents

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Abstract

本发明提供一种快闪存储器存储装置，具有多种操作模式。快闪存储器存储装置包括存储器控制电路以及存储器晶胞阵列。存储器控制电路用以控制快闪存储器存储装置操作在多种操作模式其中之一。所述操作模式包括低待机电流模式。存储器晶胞阵列耦接至存储器控制电路。存储器晶胞阵列用以存储数据。所述数据包括只读存储器数据。存储器控制电路依据第一指令控制快闪存储器存储装置进入低待机电流模式。存储器控制电路依据第二指令从低待机电流模式唤醒快闪存储器存储装置。快闪存储器存储装置操作在低待机电流模式时，只读存储器数据被保持。

Description

快闪存储器存储装置
技术领域
本发明涉及一种存储器存储装置，尤其涉及一种快闪存储器存储装置。
背景技术
随着电子科技的演进，电子装置成为人们生活中必要的工具。而为了提供长效且大量的数据存储的功能，非易失性存储器成为重要的数据存储媒介。并且，在现今的电子产品中，快闪存储器是为较为受欢迎的非易失性存储器中的一种。快闪存储器存储装置的操作模式主要包括主动模式(active mode)、正常待机模式(normal standby mode)以及深度省电模式(deep power down mode)。
在现有技术中，快闪存储器存储装置需要接收指令以进入深度省电模式。进入深度省电模式的快闪存储器存储装置的动态操作均被停止，其优势为所消耗的电流非常低，惟要唤醒进入深度省电模式的快闪存储器存储装置通常需要花费相当多的时间。所花费的时间通常是用来复原快闪存储器存储装置内部的电路设定。
另一方面，虽然在正常待机模式的快闪存储器存储装置所消耗的电流较高，但是其唤醒时间较短。在正常待机模式的快闪存储器存储装置所消耗的电流通常是由于在此模式中，电压产生器电路仍需要工作以提供高电压给字元线解码器电路。因此，目前在正常待机模式的快闪存储器存储装置所消耗的电流仍无法有效降低。
发明内容
本发明提供一种快闪存储器存储装置，其操作在低待机电流模式(low standbycurrent mode)时，待机电流小且唤醒时间短。
本发明的快闪存储器存储装置具有多种操作模式。快闪存储器存储装置包括存储器控制电路以及存储器晶胞阵列。存储器控制电路用以控制快闪存储器存储装置操作在多种操作模式其中之一。所述操作模式包括低待机电流模式。存储器晶胞阵列耦接至存储器控制电路。存储器晶胞阵列用以存储数据。所述数据包括只读存储器数据。存储器控制电路依据第一指令控制快闪存储器存储装置进入低待机电流模式。存储器控制电路依据第二指令从低待机电流模式唤醒快闪存储器存储装置。快闪存储器存储装置操作在低待机电流模式时，只读存储器数据(read-only memory data，ROM data)被保持。
本发明的快闪存储器存储装置具有多种操作模式。快闪存储器存储装置包括存储器控制电路以及存储器晶胞阵列。存储器控制电路用以控制快闪存储器存储装置操作在多种操作模式其中之一。所述操作模式包括低待机电流模式。存储器晶胞阵列耦接至存储器控制电路。存储器晶胞阵列用以存储数据。所述数据包括只读存储器数据。存储器控制电路依据第一指令控制快闪存储器存储装置进入低待机电流模式。存储器控制电路依据第二指令从低待机电流模式唤醒快闪存储器存储装置。操作模式包括正常待机模式以及深度省电模式。快闪存储器存储装置操作在低待机电流模式、正常待机模式以及深度省电模式分别具有第一电流、第二电流以及第三电流。第一电流小于第二电流并且大于第三电流。
基于上述，在本发明的示范实施例中，快闪存储器存储装置依据指令控制进入或离开低待机电流模式。并且快闪存储器存储装置操作在低待机电流模式时，只读存储器数据被保持。因此，快闪存储器存储装置操作在低待机电流模式时，其待机电流小且唤醒时间短。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出本发明一实施例的快闪存储器存储装置的概要示意图。
图2示出本发明一实施例的字元线解码器电路以及电压产生器电路的概要示意图。
图3示出图2实施例的各操作信号的概要示意图。
图4示出本发明另一实施例的字元线解码器电路以及电压产生器电路的概要示意图。
图5示出图4实施例的各操作信号的概要示意图。
附图标记说明
100：快闪存储器存储装置
110：存储器控制电路
120：存储器晶胞阵列
200：电压产生器电路
210：时脉产生器
220：电荷磊
230：参考电压产生器
240：电压调节器
300：字元线解码器电路
WL：字元线
HV：节点、节点的电压信号
Q1、Q2、Q4：晶体管开关
VP：第一电压
VSS：第二电压
Vctrl：控制信号
Figure BDA0001299070020000031
控制信号的反相信号
CMD1：第一指令
CMD2：第二指令
tLSTB：唤醒时间
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、电磁波或任何其他一或多个信号。
图1示出本发明一实施例的快闪存储器存储装置的概要示意图。请参考图1，本实施例的快闪存储器存储装置100包括存储器控制电路110以及存储器晶胞阵列120。存储器晶胞阵列120耦接至存储器控制电路110。存储器控制电路110用以控制快闪存储器存储装置100操作在多种操作模式其中之一。存储器晶胞阵列120用以存储数据。在本实施例中，快闪存储器存储装置100的操作模式包括低待机电流模式、正常待机模式以及深度省电模式。
在本实施例中，存储器控制电路110控制快闪存储器存储装置100操作深度省电模式，以进一步降低存储器控制电路110操作在正常待机模式时的待机电流。在深度省电模式中，降低待机电流的方式例如是停止(turn off)快闪存储器存储装置100在正常待机模式时的各种操作，或者通过电源阻障机制(power blocking scheme)来阻障(block)快闪存储器存储装置100中各元件操作所需的电源。在本实施例中，存储器控制电路110例如依据深度省电指令来控制快闪存储器存储装置100进入深度省电模式，并且依据唤醒指令来控制快闪存储器存储装置100离开深度省电模式进入正常待机模式。
因此，在本实施例中，快闪存储器存储装置100操作在正常待机模式的电流(第二电流)大于操作在深度省电模式的电流(第三电流)。在本实施例中，快闪存储器存储装置100从正常待机模式被唤醒的时间(第二唤醒时间)是短于从深度省电模式被唤醒的时间(第三唤醒时间)。在本实施例中，快闪存储器存储装置100的操作模式还包括低待机电流模式。低待机电流模式的待机电流(第一电流)小于第二电流并且大于第三电流。低待机电流模式的唤醒时间(第一唤醒时间)长于第二唤醒时间并且短于第三唤醒时间。以下提出多个实施例来说明本发明的低待机电流模式。
在本实施例中，存储器控制器电路110以及存储器晶胞阵列120的电路架构可分别由所属技术领域的任一种适合的电路来加以实施，本发明并不加以限制。其详细步骤及实施方式可以由所属技术领域的通常知识获致足够的教示、建议与实施说明，因此不再赘述。
图2示出本发明一实施例的字元线解码器电路以及电压产生器电路的概要示意图。图3示出图2实施例的各操作信号的概要示意图。请参考图1至图3，图1的快闪存储器存储装置100还包括电压产生器电路200以及字元线解码器电路300。在本实施例中，字元线解码器电路300耦接至快闪存储器存储装置100的一或多条字元线WL。电压产生器电路200耦接至字元线解码器电路300。电压产生器电路200用以经由节点HV提供高电压给字元线解码器电路300以作为操作所需的电源。在图3中，标示为HV的信号是指位于节点HV处的电压信号。
具体而言，在本实施例中，电压产生器电路200包括时脉产生器210、电荷磊220(charge pump)、参考电压产生器230以及电压调节器240。参考电压产生器230经由第一晶体管开关Q1耦接至第一电压VP，电压调节器240经由第二晶体管开关Q2耦接至第二电压VSS。时脉产生器210包括第三晶体管开关(未示出)。节点HV经由第四晶体管开关Q4耦接至第二电压VSS。在本实施例中，时脉产生器210用以产生时脉信号给电荷磊220。电荷磊220再依据时脉信号来产生电压信号，并且输出电压信号给电压调节器240。参考电压产生器230用以产生参考电压信号并且输出参考电压信号给电压调节器240。电压调节器240依据参考电压信号以及电压信号来产生所述高电压，并且输出所述高电压给字元线解码器电路300。
在本实施例中，存储器控制电路110依据第一指令CMD1控制快闪存储器存储装置100进入低待机电流模式。存储器控制电路110依据第二指令CMD2唤醒快闪存储器存储装置100，从低待机电流模式进入正常待机模式。在本实施例中，在快闪存储器存储装置100进入低待机电流模式时，控制信号Vctrl拉高至高准位。在快闪存储器存储装置100离开低待机电流模式时，控制信号Vctrl降低至低准位。在低待机电流模式中，高准位的控制信号Vctrl不导通第一晶体管开关Q1、第二晶体管开关Q2以及时脉产生器210中的第三晶体管开关。因此，电压产生器电路200操作所需的电源，例如第一电压VP以及第二电压VSS，被阻障而不供应给其中的各电路元件，从而时脉产生器210、电荷磊220、参考电压产生器230以及电压调节器240停止操作。此外，在低待机电流模式中，第四晶体管开关Q4依据控制信号Vctrl被导通，因此节点HV的电压被拉低至第二电压VSS，以进一步降低字元线解码器电路的功率消耗。因此，在本实施例中，快闪存储器存储装置100操作在低待机电流模式的电流(第一电流)小于操作在正常待机模式的电流(第二电流)。在图2中，标示为
Figure BDA0001299070020000051
的信号是指控制信号Vctrl的反相信号。
在本实施例中，存储器晶胞阵列120存储的数据包括只读存储器数据，此只读存储器数据例如是可程序化只读存储器数据(programmable read-only memory data，PROMdata)。快闪存储器存储装置100操作在低待机电流模式时，只读存储器数据被保持，例如被保持在一易失性存储器中。因此，快闪存储器存储装置100被唤醒时从低待机电流模式进入正常待机模式或正常操作模式时，只读存储器数据不需要重新被载入易失性存储器，因此其唤醒时间tLSTB短。在本实施例中，快闪存储器存储装置100在深度省电模式中，只读存储器数据不被保持。因此，快闪存储器存储装置100在被唤醒时其只读存储器数据需要重新被载入易失性存储器从而其唤醒时间长。因此，在本实施例中，快闪存储器存储装置100从低待机电流模式被唤醒的时间(第一唤醒时间)短于从深度省电模式被唤醒的时间(第三唤醒时间)。
在本实施例中，电压产生器电路200以及字元线解码器电路300的电路架构可分别由所属技术领域的任一种适合的电路来加以实施，本发明并不加以限制。其详细步骤及实施方式可以由所属技术领域的通常知识获致足够的教示、建议与实施说明，因此不再赘述。
图4示出本发明另一实施例的字元线解码器电路以及电压产生器电路的概要示意图。图5示出图4实施例的各操作信号的概要示意图。请参考图2至图5，本实施例的字元线解码器电路以及电压产生器电路类似于图2实施例，惟两者之间主要的差异例如在于节点HV没有经由晶体管开关耦接至第二电压VSS。在本实施例中，在低待机电流模式中，节点HV的电压被浮接，因此以较慢的速度被拉低至第二电压VSS。另外，本发明的实施例的存储器存储装置的操作方法可以由图1至图3实施例的叙述中获致足够的教示、建议与实施说明，因此不再赘述。
综上所述，在本发明的示范实施例中，快闪存储器存储装置的操作模式包括低待机电流模式。快闪存储器存储装置操作在低待机电流模式的待机电流较操作在正常待机模式的待机电流小。快闪存储器存储装置依据指令进入低待机电流模式或离开低待机电流模式而回到正常待机模式。快闪存储器存储装置从低待机电流模式被唤醒的时间较从深度省电模式被唤醒的时间短。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种快闪存储器存储装置，其特征在于，具有多种操作模式，并且所述快闪存储器存储装置包括：
存储器控制电路，用以控制所述快闪存储器存储装置操作在所述多个操作模式其中之一，其中所述多个操作模式包括低待机电流模式；以及
存储器晶胞阵列，耦接至所述存储器控制电路，用以存储数据，所述数据包括只读存储器数据，
其中所述存储器控制电路依据第一指令控制所述快闪存储器存储装置进入所述低待机电流模式，并且依据第二指令从所述低待机电流模式唤醒所述快闪存储器存储装置，
其中所述快闪存储器存储装置操作在所述低待机电流模式时，所述只读存储器数据被保持，
其中所述多个操作模式包括正常待机模式以及深度省电模式，以及所述快闪存储器存储装置从所述低待机电流模式、所述正常待机模式以及所述深度省电模式被唤醒分别需要第一唤醒时间、第二唤醒时间以及第三唤醒时间，其中所述第一唤醒时间长于所述第二唤醒时间并且短于所述第三唤醒时间。
2.根据权利要求1所述的快闪存储器存储装置，其特征在于，其中所述多个操作模式操作在所述低待机电流模式、所述正常待机模式以及所述深度省电模式分别具有第一电流、第二电流以及第三电流，其中所述第一电流小于所述第二电流并且大于所述第三电流。
3.根据权利要求1所述的快闪存储器存储装置，其特征在于，还包括：
字元线解码器电路，耦接至所述快闪存储器存储装置的多条字元线；以及
电压产生器电路，耦接至所述字元线解码器电路，用以经由节点提供高电压给所述字元线解码器电路，
其中在所述低待机电流模式，所述电压产生器电路当中的多个晶体管开关依据控制信号不导通。
4.根据权利要求3所述的快闪存储器存储装置，其特征在于，其中所述电压产生器电路包括时脉产生器、参考电压产生器以及电压调节器，以及所述参考电压产生器经由第一晶体管开关耦接至第一电压，所述电压调节器经由第二晶体管开关耦接至第二电压，以及所述时脉产生器包括第三晶体管开关，其中在所述低待机电流模式，所述第一晶体管开关、所述第二晶体管开关以及所述第三晶体管开关依据所述控制信号不导通。
5.根据权利要求4所述的快闪存储器存储装置，其特征在于，其中所述节点经由第四晶体管开关耦接至所述第二电压，在所述低待机电流模式，所述第四晶体管开关依据所述控制信号被导通，以将所述节点的电压拉至所述第二电压。
6.根据权利要求3所述的快闪存储器存储装置，其特征在于，其中在所述低待机电流模式，所述节点被浮接。
7.一种快闪存储器存储装置，其特征在于，具有多种操作模式，并且所述快闪存储器存储装置包括：
存储器控制电路，用以控制所述快闪存储器存储装置操作在所述多个操作模式其中之一，其中所述多个操作模式包括低待机电流模式；以及
存储器晶胞阵列，耦接至所述存储器控制电路，用以存储数据，所述数据包括只读存储器数据，
其中所述存储器控制电路依据第一指令控制所述快闪存储器存储装置进入所述低待机电流模式，并且依据第二指令从所述低待机电流模式唤醒所述快闪存储器存储装置，
其中所述多个操作模式包括正常待机模式以及深度省电模式，以及所述快闪存储器存储装置从所述低待机电流模式、所述正常待机模式以及所述深度省电模式被唤醒分别需要第一唤醒时间、第二唤醒时间以及第三唤醒时间，其中所述第一唤醒时间长于所述第二唤醒时间并且短于所述第三唤醒时间。
8.根据权利要求7所述的快闪存储器存储装置，其特征在于，还包括：
字元线解码器电路，耦接至所述快闪存储器存储装置的多条字元线；以及
电压产生器电路，耦接至所述字元线解码器电路，用以经由节点提供高电压给所述字元线解码器电路，
其中在所述低待机电流模式，所述电压产生器电路当中的多个晶体管开关依据控制信号不导通。
9.根据权利要求8所述的快闪存储器存储装置，其特征在于，其中所述电压产生器电路包括时脉产生器、参考电压产生器以及电压调节器，以及所述参考电压产生器经由第一晶体管开关耦接至第一电压，所述电压调节器经由第二晶体管开关耦接至第二电压，以及所述时脉产生器包括第三晶体管开关，其中在所述低待机电流模式，所述第一晶体管开关、所述第二晶体管开关以及所述第三晶体管开关依据所述控制信号不导通。
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