CN108880721B - 以太网络物理层电路与其时钟恢复方法 - Google Patents

以太网络物理层电路与其时钟恢复方法 Download PDF

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Abstract

一种以太网络物理层电路与其时钟恢复方法。模拟数字转换器利用取样时脉取样模拟输入信号而产生数字输入信号。时脉产生器耦接模拟数字转换器，输出取样时脉至模拟数字转换器，并依据相位控制信号调整取样时脉的相位。时钟恢复电路耦接模拟数字转换器与时脉产生器，于低功耗闲置模式的多个刷新阶段检测数字输入信号的时序误差而获取相位调整信息，并于低功耗闲置模式的多个静默阶段依据相位调整信息产生相位控制信号，致使时脉产生器响应于在静默阶段中接收相位控制信号而调整取样时脉的相位。

Description

以太网络物理层电路与其时钟恢复方法
技术领域
本发明是有关于一种时脉同步电路，且特别是有关于一种以太网络物理层电路与其时钟恢复方法。
背景技术
由于以太网络(Ethernet)具有取得容易、架设方便及传输速度快等特性，使得以太网络有关之设备蓬勃发展。可预料的，资料传输速度越来越快，对于发送端与接收端之时钟同步以及时脉精度的要求也越来越高。进一步来说，在以太网络实体层(PHY)中，为确保接收端电路所回复的资料之准确性，发送端的取样时脉与接收端的取样时脉理想上应为同频，致使接收端能够正确恢复发送端所传送的资料。但无论是发送端或接收端，其用以产生取样时脉的本地振荡都可能存在频率偏差，从而导致接收端与发送端的取样时脉不同步。一般而言，要使发送端与接收端的取样时脉同步，通常由接收端从接收到的数据信号中提取时脉讯息，使得接收端的取样时脉可以跟踪并锁定于发送端的取样时脉。
另一方面，随着省电节能的目的日趋重要，一种根据网络流量动态节能的节能方案被提出。于上述节能方案中，以太网络物理层电路将于主动模式中尽快完成数据的传输，并于数据传输完毕后进入低功耗闲置模式。以太网络物理层电路于低功耗闲置模式中的静默阶段停止收发数据，以降低功耗。以太网络物理层电路于低功耗闲置模式中的刷新阶段收发闲置信号，以保持网络链结的可用性。然而，由于刷新阶段的时间非常短，接收端的取样时脉可能无法于刷新阶段内利用闲置信号顺利地锁定于传送端的取样时脉，将导致接收端与发送端的取样时脉逐渐失去同步状态。一旦接收端与发送端的取样时脉失去同步状态，接收端与发送端之间的网络链接将于低功耗闲置模式中发生断开的现象。
发明内容
有鉴于此，本发明提供一种以太网络物理层电路与其时钟恢复方法，其可于低功耗闲置模式中更准确的同步接收端与发送端的取样时脉，以提升以太网络实体层的性能。
本发明提供一种以太网络物理层电路，所述以太网络物理层电路包括模拟数字转换器、时脉产生器，以及时钟恢复电路。模拟数字转换器利用取样时脉取样模拟输入信号而产生数字输入信号。时脉产生器耦接模拟数字转换器，输出取样时脉至模拟数字转换器，并依据相位控制信号调整取样时脉的相位。时钟恢复电路耦接模拟数字转换器与时脉产生器，于低功耗闲置模式的多个刷新阶段检测数字输入信号的时序误差而获取相位调整信息，并于低功耗闲置模式的多个静默阶段依据相位调整信息产生相位控制信号，致使时脉产生器响应于在静默阶段中接收相位控制信号而调整取样时脉的相位。
从另一观点来看，本发明提出一种时钟恢复方法，适用于以太网络物理层电路。所述方法包括下列步骤。进入一低功耗闲置模式。于低功耗闲置模式的多个刷新阶段，利用取样时脉取样模拟输入信号而产生数字输入信号。于低功耗闲置模式的刷新阶段，检测数字输入信号的时序误差而获取相位调整信息。于低功耗闲置模式的多个静默阶段，则依据相位调整信息产生相位控制信号，致使时脉产生器响应于在所述静默阶段中接收相位控制信号而调整取样时脉的相位。
基于上述，本发明可于刷新阶段检测数字输入信号的时序误差而获取相位调整信息，并于静默阶段依据上述相位调整信息调整取样时脉的相位。如此一来，低功耗闲置模式中因频率抖动而产生的频偏可以更佳地被补偿。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是根据本发明的一实施例所绘示的以太网络物理层电路的示意图。
图2绘示节能以太网络标准中多种操作阶段的示意图。
图3是根据本发明的一实施例所绘示的时钟恢复方法的流程图。
图4是根据本发明的一实施例所绘示的以太网络物理层电路的示意图。
图5是依据本发明一实施例所绘示的于低功耗闲置模式中补偿频偏的时序示意图。
图6是根据本发明的一实施例所绘示的时钟恢复电路的示意图。
图7是根据本发明的一实施例所绘示的时钟恢复电路的信号时序示意图。
图8是根据本发明的一实施例所绘示的时钟恢复方法的流程图。
附图标记说明
10：以太网络物理层电路
110：模拟数字转换
120：时脉产生器
130：时钟恢复电路
131：定时误差检测器
132：频偏抖动补偿电路
133：相位调整电路
134：固定频偏补偿电路
A1：模拟输入信号
D1：数字输入信号
CLK：取样时脉
P1：相位控制信号
PL1：第一脉冲信号
PL2：第二脉冲信号
PL3：第三脉冲信号
具体实施方式
现将详细参考本示范性实施例，在附图中说明所述示范性实施例之实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。
图1是根据本发明的一实施例所绘示的以太网络物理层电路的示意图。请参照图1，以太网络物理层电路10是用以连接至网络缆线的实体连接介面。在本实施例中，以太网络物理层电路10可实做为以太网络晶片，其包括模拟数字转换器110、时脉产生器120，以及时钟恢复电路130。然而，虽然未绘示于图中，本领域技术人员可知以太网络物理层电路10更可包括其他电路模块，例如是数字模拟转换器、解码电路、去延迟电路等等，本发明对此并不限制。
于本实施例中，模拟数字转换器110利用取样时脉CLK取样模拟输入信号A1而产生数字输入信号D1。具体来说，模拟数字转换器110可透过以太网络接口接收经由双绞线所传输的模拟输入信号A1，模拟数字转换器110对模拟输入信号A1进行数字模拟转换而输出数字输入信号D1。
时脉产生器120耦接至模拟数字转换器110，输出取样时脉CLK至模拟数字转换器110，并依据相位控制信号P1调整取样时脉CLK的相位。在一实施例中，时脉产生器120例如是多相位时脉产生器，其可响应于相位控制信号P1的脉冲而将其输出的取样时脉CLK的相位提前或后退。
时钟恢复电路130耦接模拟数字转换器110与时脉产生器120，接收数字输入信号D1。时钟恢复电路130从数字输入信号D1提取有关于发送端之取样时脉的讯息而产生相位控制信号P1，以依据相位控制信号P1调整取样时脉CLK的相位。于本实施例中，时钟恢复电路130于低功耗闲置模式(Low Power Idle mode)的多个刷新(Refresh)阶段检测数字输入信号D1的时序误差而获取相位调整信息。另外，时钟恢复电路130于低功耗闲置模式的多个静默(Quiet)阶段依据相位调整信息产生相位控制信号P1，致使时脉产生器120响应于在静默阶段中接收相位控制信号P1而调整取样时脉CLK的相位。于此，以太网络层电路10于静默阶段停止收发数据，但时钟恢复电路130还是可依据刷新阶段产生的相位调整信息在静默阶段调整时脉产生器120所输出之取样时脉CLK的相位，以补偿以太网络收发两端因为频率抖动而产生的频偏。
图2绘示节能以太网络标准中多种操作阶段的示意图。请参照图2，假设以太网络实体层电路10采用节能以太网络(Energy-Efficient Ethernet，EEE)标准，而此节能以太网络标准例如是IEEE 802.3az标准。当以太网络实体层电路10采用节能以太网络标准，可于主动模式(Active mode)收发数据。当媒体存取(MAC)层确认没有数据需要传输时，以太网络物理层电路10可进入低功耗闲置模式。以太网络物理层电路10在节能以太网络标准的低功耗闲置模式内交替运作于多个刷新阶段(例如刷新阶段Re1、Re2)与多个静默阶段(例如静默阶段Qu1)。于各个静默阶段中，以太网络物理层电路10停止收发数据。于各个刷新阶段中，以太网络物理层电路10接收闲置(Idle)信号来保持链路活动。
于本实施例中，当以太网络物理层电路10运作于刷新阶段Re1(时间点T1至T2)时，模拟数字转换器110将Idle信号转换为数字输入信号D1，而时钟恢复电路130可依据定时误差检测(Timing Error Detection)演算法来检测数字输入信号D1的时序误差并产生相位调整信息。换言之，刷新阶段Re1内，模拟输入信号A1即为刷新阶段Re1内的Idle信号。接着，当以太网络物理层电路10运作于静默阶段Qu1(时间点T2至T3)时，时钟恢复电路130依据当前的相位调整信息产生相位控制信号P1，致使时脉产生器120响应于在静默阶段Qu1中接收相位控制信号P1而调整取样时脉CLK的相位。接着，当以太网络物理层电路10再次运作于刷新阶段Re2(时间点T3至T4)时，模拟数字转换器110将Idle信号转换为数字输入信号D1，而时钟恢复电路130可再依据定时误差检测演算法来检测数字输入信号D1的时序误差，并更新相位调整信息或暂时不更改相位调整信息。于刷新阶段Re2所产生的相位调整信息可供以太网络物理层电路10运作于下一个静默阶段（图未示）时再产生相位控制信号P1，依此类推。于此，相位调整信息是基于至少一个刷新阶段内的时序误差资讯而产生。
图3是依据本发明一实施例所绘示的时钟恢复方法的流程图。在本实施例中，所述时钟恢复方法可适用于如图1所绘示之以太网络物理层电路10，但本发明不仅限于此。
请参照图3，于步骤S301，以太网络物理层电路10进入低功耗闲置模式。于步骤S302，于低功耗闲置模式的刷新阶段，模拟数字转换器110利用取样时脉CLK取样模拟输入信号A1而产生数字输入信号D1。于步骤S303，于低功耗闲置模式的刷新阶段，时钟恢复电路130检测数字输入信号D1的时序误差而获取相位调整信息。于步骤S304，于刷新阶段后的低功耗闲置模式的静默阶段，时钟恢复电路130依据相位调整信息产生相位控制信号P1，致使时脉产生器120响应于在静默阶段中接收相位控制信号P1而调整取样时脉CLK的相位。上述步骤S302到S304可随刷新阶段及静默阶段的交替运作而循环实行，直到以太网络物理层电路10退出低功耗闲置模式。
图4是根据本发明的一实施例所绘示的以太网络物理层电路的示意图。请参照图4，于本实施例中，时钟恢复电路130包括定时误差检测器(Timing Error Detector，TED)131、频偏抖动补偿电路132、相位调整电路133，以及固定频偏补偿电路134。
定时误差检测器131接收数字输入信号D1，并于刷新阶段检测数字输入信号D1的时序误差而输出第一脉冲信号PL1。简单来说，当定时误差检测器131接收到数字输入信号D1时，定时误差检测器131可透过各式的演算法来检测数字输入信号D1的相位偏移来产生第一脉冲信号PL1，以指示取样时脉CLK与模拟输入信号A1之发送端的工作时脉之间的相位差。第一脉冲信号PL1包括至少一个第一前进脉冲、至少一个第一后退脉冲或其组合。举例而言，定时误差检测器131可利用改良式米勒与米勒演算法(modified Mueller andMuller algorithm)或改良式迫零演算法(modified zero-forcing algorithm)等等来估测出数字输入信号D1的时序误差，本发明对此并不限制。
频偏抖动补偿电路132接收第一脉冲信号PL1并依据第一脉冲信号PL1的脉冲数量来决定相位调整信息。频偏抖动补偿电路132于静默阶段依据相位调整信息产生第二脉冲信号PL2。第二脉冲信号PL2包括至少一个第二前进脉冲或至少一个第二后退脉冲。具体而言，频偏抖动补偿电路132统计第一脉冲信号PL1的第一前进脉冲与第一后退脉冲的数量而获取相位调整信息。
相位调整电路133耦接定时误差检测器131与频偏抖动补偿电路132，相位调整电路133于静默阶段依据第二脉冲信号PL2产生相位控制信号P1。此外，相位调整电路133可于刷新阶段依据第一脉冲信号PL1产生相位控制信号P1。相位控制信号P1包括至少一个相位前进脉冲、至少一个相位后退脉冲或其组合。具体而言，于刷新阶段中，相位调整电路133可响应于接收第一脉冲信号PL1的第一前进脉冲而对应输出相位控制信号P1的相位前进脉冲，并且响应于接收第一脉冲信号PL1的第一后退脉冲而对应输出相位控制信号P1的相位后退脉冲。此外，于静默阶段中，虽然定时误差检测器131因为没有接收任何数据而没有输出任何脉冲，但频偏抖动补偿电路132会基于相位调整信息而产生第二脉冲信号PL2。因此，于静默阶段中，相位调整电路133可响应于接收第二脉冲信号PL2的第二前进脉冲而对应输出相位控制信号P1的相位前进脉冲，或响应于接收第二脉冲信号PL2的第二后退脉冲而对应输出相位控制信号P1的相位后退脉冲。
另一方面，固定频偏补偿电路134耦接相位调整电路133。固定频偏补偿电路134可获取于节能以太网络标准的主动模式中估计出来的固定频偏值。简单而言，于主动模式中，模拟数字转换器110接收载有数据资料的模拟输入信号A1，模拟数字转换器110并依据取样时脉CLK取样模拟输入信号A1而产生数字输入信号D1。因此，透过于主动模式中较长时间的统计，取样时脉CLK与模拟输入信号A1之发送端的取样时脉之间的固定频偏值可以被估测出来。需说明的是，上述的固定频偏值于主动模式中并非为固定的补偿值，其可因应于主动模式中持续性的统计与估测而变动。一旦以太网络物理层电路10切换运作于低功耗闲置模式，固定频偏值会暂时固定直至以太网络物理层电路10再次运作于下一个主动模式。于本实施例中，固定频偏补偿电路134可于低功耗闲置模式中依据固定频偏值产生第三脉冲信号PL3，致使相位调整电路133依据第三脉冲信号PL3产生相位控制信号P1。第三脉冲信号PL3包括周期性的至少一个第三前进脉冲或周期性的至少一个第三后退脉冲。换言之，第三脉冲信号PL3的脉冲并不限制于刷新阶段或静默阶段产生，第三脉冲信号PL3的脉冲是基于固定频偏值而周期性产生。
图5是依据本发明一实施例所绘示的于低功耗闲置模式中补偿频偏的时序示意图。请参照图5，低功耗闲置模式包括M个刷新阶段与(M+1)个静默阶段交替运作，且假设M=3。当发送端及接收端装置之间没有数据需要传输时，以太网络物理层电路10进入低功耗闲置模式后会先运作于一短暂的睡眠(Sleep)阶段以准备进入静默阶段。在本实施例中，以太网络物理层电路10于时间点T5进入低功耗闲置模式后运作于睡眠阶段至时间点T6。直到发送端及接收端装置之间有数据准备进行传输时，以太网络物理层电路10运作于一唤醒(Wake)阶段完成数据传输的准备，并于时间点T14退出低功耗闲置模式以切换回主动模式。以太网络物理层电路10于时间点T6至T7、时间点T8至T9、时间点T10至T11以及时间点T12至T13运作于静默阶段。以太网络物理层电路10于时间点T7至T8、时间点T9至T10以及时间点T11至T12运作于刷新阶段。
基于上述说明可知，于固定频偏补偿时期(时间点T5至T14)，相位调整电路133可周期性接收第三脉冲信号PL3的脉冲，并响应于接收第三脉冲信号PL3的脉冲使相位控制信号P1产生脉冲。此外，于抖动频偏补偿时期(时间点T7至T8、时间点T9至T10、时间点T11至T12)，相位调整电路133于刷新阶段依据第一脉冲信号PL1的第一前进脉冲或/与第一后退脉冲产生相位控制信号P1。换言之，于对应刷新阶段的抖动频偏补偿时期(时间点T7至T8、时间点T9至T10、时间点T11至T12)，相位调整电路133响应于接收第一脉冲信号PL1的脉冲而使相位控制信号P1产生脉冲，以依据定时误差检测器131的检测结果调整取样时脉CLK的相位。另外需要说明的是，于抖动频偏补偿时期(时间点T5至T6、时间点T13至T14)，定时误差检测器131可于睡眠阶段及唤醒阶段基于模拟输入信号A1的接收来估测相位偏移，以驱动相位调整电路133调整取样时脉CLK的相位。换言之，时钟恢复电路130在睡眠阶段及唤醒阶段的运作原理与于刷新阶段中的运作原理相似，于此不再赘述。
另外，于抖动频偏补偿时期(时间点T8至T9、时间点T10至T11、时间点T12至T13)，相位调整电路133于静默阶段依据第二脉冲信号PL2的第二前进脉冲或第二后退脉冲产生相位控制信号P1。换言之，于对应静默阶段的抖动频偏补偿时期，相位调整电路133响应于接收第二脉冲信号PL2的脉冲而使相位控制信号P1产生脉冲，以依据频偏抖动补偿电路132计数第一前进脉冲或/与第一后退脉冲的计数结果调整取样时脉CLK的相位。相较于仅于刷新阶段补偿频率抖动所造成的频偏，本发明可透过于静默阶段补偿频率抖动所造成的频偏而提升时脉追踪的精确性。
此外，于一实施例中，频偏抖动补偿电路133可透过累计多个刷新阶段的定时误差检测资讯而产生更准确的相位调整信息，以避免因单一刷新阶段之时间过短而导致定时误差检测资讯不足以有效补偿频偏的现象。以下将列举实施例详细说明。
图6是根据本发明的一实施例所绘示的时钟恢复电路的示意图。于此，低功耗闲置模式包括交替运作地M个刷新阶段与(M+1)个静默阶段。需先说明的是，请参照图6，于本实施例中，第一脉冲信号PL1可包括第一前进脉冲信号PL1_a与第一后退脉冲信号PL1_r。第二脉冲信号PL2可包括第二前进脉冲信号PL2_a与第二后退脉冲信号PL2_r。第三脉冲信号PL3可包括第三前进脉冲信号PL3_a与第三后退脉冲信号PL3_r。相位控制信号P1包括相位前进信号P1_ADV与相位后退信号P1_RET。在一实施例中，时脉产生器120响应于相位前进信号P1_ADV的脉冲而控制取样信号CLK前进一或多个相位，或响应于相位后退信号P1_RET的脉冲而控制取样信号CLK后退一或多个相位。
于本实施例中，频偏抖动补偿电路132响应于以太网络物理层电路10进入低功耗闲置模式而累计刷新阶段的历经次数。频偏抖动补偿电路132判断刷新阶段的历经次数是否等于目标次数，其中目标次数为P，且P为n的倍数，而n为大于1的整数。n可视为一个统计单位。频偏抖动补偿电路132统计第i个刷新阶段内第一前进脉冲的数量与第一后退脉冲的数量之间的差值，以获取第i个刷新阶段的单阶调整信息，其中i为历经次数且为小于等于M的整数。进一步来说，频偏抖动补偿电路132将计数每一个刷新阶段内第一前进脉冲信号PL1_a的第一前进脉冲的数量，并计数每一个刷新阶段内第一后退脉冲信号PL1_r的第一后退脉冲的数量。频偏抖动补偿电路132于每一个刷新阶段计算第一前进脉冲的数量与第一后退脉冲的数量之间的差值，并将上述差值作为各该刷新阶段的单阶调整信息。上述单阶调整信息包括脉冲数量与相位调整方向，例如是“一个前进脉冲”或“两个后退脉冲”等等。
当以太网络物理层电路10进入低功耗闲置模式后，刷新阶段的历经次数i等于目标次数P，频偏抖动补偿电路132统计第(i-n+1)个刷新阶段的单阶调整信息至第i个刷新阶段的单阶调整信息而获取一周期信息，并于第i个刷新阶段依据周期信息决定相位调整信息，其中P为小于等于M。上述周期信息包括脉冲数量与相位调整方向。需特别说明的是，频偏抖动补偿电路132每隔n个刷新阶段就产生周期信息，并每隔n个刷新阶段就依据周期信息更新相位调整信息。换言之，可统计最近n次刷新阶段中所产生的单阶调整信息以做为相位调整信息，以利更有效地在静默阶段补偿频偏。
进一步而言，频偏抖动补偿电路132更可统计第(i-2n+1)个刷新阶段的单阶调整信息至第(i-n)个刷新阶段的单阶调整信息而获取另一周期信息。之后，在历经第(i-n+1)个刷新阶段至第i个刷新阶段之后，频偏抖动补偿电路132将于第i个刷新阶段依据第i个刷新阶段的周期信息与第(i-n)个刷新阶段的所述另一周期信息决定当前的相位调整信息。
基此，在历经第(i-n+1)个刷新阶段至第i个刷新阶段之后，频偏抖动补偿电路132可于第(i+1)个静默阶段利用依据于第i个刷新阶段所统计的周期信息及在第(i-n)个刷新阶段所统计的前一个周期信息所决定的当前的相位调整信息来产生第二脉冲信号PL2。于另一实施例中，频偏抖动补偿电路132可依据截至目前为止统计出来的所有的周期信息决定当前的相位调整信息。例如，当P大于等于n的三倍时(即频偏抖动补偿电路132获取三个以上的周期信息时)，频偏抖动补偿电路132可依据截至目前为止统计出来的三个以上的周期信息决定当前的相位调整信息。
举例而言，图7是根据本发明的一实施例所绘示的时钟恢复电路的信号时序示意图。请一并参照图6与图7，低功耗闲置模式包括M个刷新阶段与(M+1)个静默阶段，频偏抖动补偿电路132每隔n个刷新阶段就会更新相位调整信息。于本实施例中，假设M=7且假设频偏抖动补偿电路132每隔三个刷新阶段就会更新相位调整信息(即n＝3)，但本发明并不限制于此。于其他实施例中，频偏抖动补偿电路132也可每隔四个或五个刷新阶段就会更新相位调整信息。换言之，于图7的范例中，频偏抖动补偿电路132以三个刷新阶段为一个统计单位。
于图7的范例中，于第1个刷新阶段R1中，定时误差检测器131所输出的第一前进脉冲信号PL1_a包括三个第一前进脉冲，而定时误差检测器131所输出的第一后退脉冲信号PL1_r包括两个第一后退脉冲。因此，相位调整电路133将响应于第一前进脉冲信号PL1_a而输出包括三个相位前进脉冲的相位前进信号P1_ADV，且相位调整电路133将响应于第一后退脉冲信号PL1_r而输出包括两个相位后退脉冲的相位后退信号P1_RET。基此，时脉产生器120将依据相位前进信号P1_ADV与相位后退信号P1_RET的脉冲而多次调整时脉信号CLK的相位。此外，于第1个刷新阶段R1中，由于第一前进脉冲信号PL1_a包括三个第一前进脉且第一后退脉冲信号PL1_r包括两个第一后退脉冲，因此频偏抖动补偿电路132获取的单阶调整信息为“一个前进脉冲”。
接着，于第2个静默阶段Q2中，由于刷新阶段的经历次数不足够凑成一个统计单位，因此频偏抖动补偿电路132尚未产生相位调整信息。基此，于第2个静默阶段Q2中，第二前进脉冲信号PL2_a与第二前进脉冲信号PL2_r并不包括任何脉冲而大约维持于一固定电位。
于第2个刷新阶段R2中，仅有第一前进脉冲信号PL1_a包括一个第一前进脉冲而大约维持于一固定电位，因此频偏抖动补偿电路132于第2个刷新阶段R2中获取的单阶调整信息为“一个前进脉冲”。另一方面，依据于主动模式中所估测的固定频偏值，固定频偏补偿电路134于第2个刷新阶段R2输出包括一个第三前进脉冲的第三前进脉冲信号PL3_a。因此，相位调整电路133将响应于第一前进脉冲信号PL1_a与第三前进脉冲信号PL3_a，而输出包括两个相位前进脉冲的相位前进信号P1_ADV。基此，取样时脉CLK在刷新阶段R2将被调整为前进两个相位。
接着，于第3个静默阶段Q3中，相似于第2个静默阶段Q2中的操作，并未产生任何脉冲而大约维持于一固定电位，取样时脉CLK在本阶段未调整相位。
于第3个刷新阶段R3中，第一前进脉冲信号PL1_a包括两个第一前进脉冲且第一后退脉冲信号PL1_r不包括任何第一后退脉冲而大约维持于一固定电位。由于仅有第一前进脉冲信号PL1_a包括二个第一前进脉冲，因此频偏抖动补偿电路132于第3个刷新阶段R3中获取的单阶调整信息为“二个前进脉冲”。因此，相位调整电路133将响应于第一前进脉冲信号PL1_a，而输出包括两个相位前进脉冲的相位前进信号P1_ADV。基此，取样时脉CLK将被调整为前进两个相位。
需特别说明的是，于第3个刷新阶段R3中，由于刷新阶段的历经次数已等于目标次数(目标次数为3的倍数)，因此频偏抖动补偿电路132统计第1个刷新阶段至第3个刷新阶段的单阶调整信息，其分别为“一个前进脉冲”、“一个前进脉冲”、“两个前进脉冲”，并于第3个刷新阶段R3决定周期信息为“一个前进脉冲”。详细而言，频偏抖动补偿电路132对第1个刷新阶段至第3个刷新阶段的单阶调整信息进行平均计算，而依据累计脉冲数量“4”除以3之计算结果来产生周期信息。由于频偏抖动补偿电路132尚未获取其他周期信息，因此频偏抖动补偿电路132于第3个刷新阶段R3中将周期信息作为相位调整信息。
接着，于第4个静默阶段Q4中，由于相位调整信息为“一个前进脉冲”，因此频偏抖动补偿电路132依据相位调整信息输出包括一个第二前进脉冲的第二前进脉冲信号PL2_a。另一方面，依据主动模式所估测的固定频偏值，固定频偏补偿电路134于第4个静默阶段Q4输出包括一个第三前进脉冲的第三前进脉冲信号PL3_a。因此，相位调整电路133将响应于第二前进脉冲信号PL2_a与第三前进脉冲信号PL3_a，而输出包括两个相位前进脉冲的相位前进信号P1_ADV。基此，取样时脉CLK在本阶段将被调整为前进两个相位。
接着，于第4个刷新阶段R4中，第一前进脉冲信号PL1_a大约维持于一固定电位而第一后退脉冲信号PL1_r包括三个第一后退脉冲。由于第一后退脉冲信号PL1_r包括三个第一后退脉冲，因此频偏抖动补偿电路132于第4个刷新阶段R4中获取的单阶调整信息为“三个后退脉冲”。相位调整电路133将响应于第一后退脉冲信号PL1_r，而输出包括三个相位后退脉冲的相位后退信号P1_RET。基此，取样时脉CLK将被调整为后退三个相位。
接着，于第5个静默阶段Q5中，由于刷新阶段的历经次数尚未等于目标次数(目标次数为3的倍数)，因此频偏抖动补偿电路132仍依据当前的相位调整信息输出包括一个第二前进脉冲的第二前进脉冲信号PL2_a。
接着，第5个刷新阶段R5、第6个静默阶段Q6以及第6个刷新阶段R6的操作可依据前述说明而得知，于此不再赘述。需说明的是，频偏抖动补偿电路132于第5个刷新阶段R5中获取的单阶调整信息为“两个后退脉冲”。频偏抖动补偿电路132于第6个刷新阶段R6中获取的单阶调整信息也为“两个后退脉冲”。因此，于第6个刷新阶段R6中，由于刷新阶段的历经次数等于目标次数(目标次数为3的倍数)，因此频偏抖动补偿电路132统计第4个刷新阶段R4至第6个刷新阶段R6的单阶调整信息，其分别为“三个后退脉冲”、“两个后退脉冲”、“两个后退脉冲”，并于第6个刷新阶段R6更新周期信息为“两个后退脉冲”。详细而言，频偏依据累计脉冲数量“7”除以3之计算结果来产生第6个刷新阶段R6的周期信息。此时，在历经第1个刷新阶段R1至第6个刷新阶段R6之后，频偏抖动补偿电路132将于第6个刷新阶段R6中依据第6个刷新阶段R6的周期信息与第3个刷新阶段R3的周期信息决定当前的相位调整信息。由于第6个刷新阶段R6的周期信息为“两个后退脉冲”而第3个刷新阶段R3的周期信息为“一个前进脉冲”，两周期信息相互抵销后，频偏抖动补偿电路132将决定当前的相位调整信息为“一个后退脉冲”。
接着，于第7个静默阶段Q7与第8个静默阶段Q8中，由于当前的相位调整信息为“一个后退脉冲”，因此频偏抖动补偿电路132依据当前的相位调整信息输出包括一个第二后退脉冲的第二后退脉冲信号PL2_r。
需说明的是，于图7的范例中，于第7个刷新阶段R7中，定时误差检测器131输出的第一后退脉冲信号PL1_r可不包括任何脉冲的而大约维持于固定电位，且定时误差检测器131输出的第一前进脉冲信号PL1_a也可不包括任何脉冲而大约维持于固定电位。因此，频偏抖动补偿电路132于第7个刷新阶段R7中获取的单阶调整信息为“零个调整脉冲”。再加上，固定频偏补偿电路134于第7个刷新阶段R7中所输出的第三前进脉冲信号PL3_a与第三后退脉冲信号PL3_r也都不包括任何脉冲。因此，时脉产生器120所输出之取样时脉CLK的相位将于第7个刷新阶段R7中不被调整。
根据上述说明，图7所示范例在第8个静默阶段Q8后完成在本次低功耗闲置模式下的固定频偏及频偏抖动补偿。在类似的其他实施例中，例如静默阶段Q8后更有多个交替运作的刷新阶段和静默阶段，当运作到第9个刷新阶段时，频偏抖动补偿电路132可平均第7到第9个刷新阶段的单阶调整信息，在第9个刷新阶段产生周期信息，并依第6个刷新阶段R6的周期信息及第9个刷新阶段的周期信息再更新相位调整信息，以供后续的第10到第12个静默阶段产生对应的脉冲信号。需说明的是，当频偏抖动补偿电路132统计第7到第9个刷新阶段的单阶调整信息时，第7个刷新阶段R7的单阶调整信息(即“零个调整脉冲”)也将于第9个刷新阶段被用以产生周期信息。
图8是根据本发明的一实施例所绘示的时钟恢复方法的流程图。需特别说明的是，图8是用以说明依据于刷新阶段内计算的相位调整信息而于静默阶段进行相位补偿，图8的流程并未包括依据固定频偏值所进行的相位补偿，也未包括于刷新阶段所进行的相位补偿的步骤。此外，本实施例的时钟恢复方法的相关实施细节以及相关装置特征可由上述关于图1至图7的各实施例的叙述当中，获得足够的教示、建议以及实施方式，在此不再加以赘述。
须先说明的是，于图8的实施例中，i为刷新阶段的历经次数，P为目标次数而n为统计单位。于步骤S801，进入低功耗闲置模式。于步骤S802，初始化i与P，使i=0且P=n。于步骤S803，响应于以太网络物理层电路进入刷新阶段而累计刷新阶段的历经次数，使i＝i+1。于步骤S804，统计第i个刷新阶段内第一前进脉冲的数量与第一后退脉冲的数量之间的差值，以获取第i个刷新阶段的单阶调整信息。于步骤S805，判断i是否等于P，以确认刷新阶段的历经次数是否等于目标次数。
若步骤S805判断为是，于步骤S806，统计第(i-n+1)个刷新阶段的单阶调整信息至第i个刷新阶段的单阶调整信息而获取周期信息，并于第i个刷新阶段依据至少一个周期信息决定当前的相位调整信息K。于一实施例中，于步骤S806中，当i等于P且P等于n时，第i个刷新阶段所决定的相位调整信息K等于第i个刷新阶段所产生的周期信息。当i等于P而P等于二倍以上的n时，第i个刷新阶段所决定的相位调整信息K可依据所述第i个刷新阶段所产生的周期信息以及第(i-n)个刷新阶段所产生的周期信息而决定。也就是说，每一次决定的相位调整信息K可依据最新的周期信息及其前一个周期信息而决定。于步骤S807，进入静默阶段。于步骤S808，于第(i+1)个静默阶段利用于第i个刷新阶段所决定的相位调整信息K产生第二脉冲信号。于步骤S809，设定P＝P+n，并于执行步骤S809之后回到步骤S803。
若步骤S805判断为否，于步骤S810，进入静默阶段。于步骤S811，判断i是否小于n。若步骤S811判断为是，回到步骤S803。若步骤S811判断为否，于步骤S812，于第(i+1)个静默阶段亦利用当前的相位调整信息K产生第二脉冲信号，并于执行步骤S809之后回到步骤S803。
从图8所示流程可知，当刷新阶段的历经次数达到目标次数，亦即i=P时，在所述第i个刷新阶段将产生一最新的相位调整信息K，而所述相位调整信息K将供在所述第i个刷新阶段后续的n个静默阶段产生第二脉冲信号。换言之，当在第i个刷新阶段更新相位调整信息K后，从产生相位调整信息K的所述第i个刷新阶段观之，后续的第(i+1)个到第(i+n)个静默阶段皆可依据同一个相位调整信息K产生第二脉冲信号。
综上所述，在本发明的一实施例中，本发明可于刷新阶段检测数字输入信号的时序误差而获取相位调整信息，并于静默阶段依据上述相位调整信息调整取样时脉的相位。此外，透过统计多个刷新阶段的单阶调整信息，本发明可估测出更准确的频偏量。另一方面，透过于静默阶段依据相位调整信息调整取样时脉的相位，本发明可于每次静默阶段后让相位偏移保持于一定的范围内，进一步加快以太网络物理层电路于刷新阶段或主动模式中同步取样时脉的速度。并且，低功耗闲置模式中由频率抖动而产生的频偏可以更佳地被补偿，从而避免以太网络接收端与以太网络发送端之间的链结于低功耗闲置模式中因为时脉不同步而断开。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (17)

1.一种以太网络物理层电路，其特征在于，所述以太网络物理层电路包括：
一模拟数字转换器，利用一取样时脉取样一模拟输入信号而产生一数字输入信号；
一时脉产生器，耦接该模拟数字转换器，输出该取样时脉至该模拟数字转换器，并依据一相位控制信号调整该取样时脉的相位；以及
一时钟恢复电路，耦接该模拟数字转换器与该时脉产生器，于一低功耗闲置模式的多个刷新阶段检测该数字输入信号的时序误差而输出一第一脉冲信号，并依据该第一脉冲信号的脉冲数量来决定一相位调整信息，并于该低功耗闲置模式的多个静默阶段依据该相位调整信息产生该相位控制信号，致使该时脉产生器响应于在所述静默阶段中接收该相位控制信号而调整该取样时脉的相位，
其中该第一脉冲信号包括一第一前进脉冲、一第一后退脉冲或其组合。
2.如权利要求1所述的以太网络物理层电路，其特征在于，其中该以太网络物理层电路采用一节能以太网络标准，且该以太网络物理层电路在该节能以太网络标准的该低功耗闲置模式内交替运作于所述刷新阶段与所述静默阶段，而该模拟输入信号为所述刷新阶段内的一闲置信号。
3.如权利要求1所述的以太网络物理层电路，其特征在于，其中该时钟恢复电路包括：
一定时误差检测器，接收该数字输入信号，并于所述刷新阶段检测该数字输入信号的该时序误差而输出该第一脉冲信号；
一频偏抖动补偿电路，接收该第一脉冲信号，并依据该第一脉冲信号的脉冲数量来决定该相位调整信息，并于所述静默阶段依据该相位调整信息产生一第二脉冲信号；以及
一相位调整电路，耦接该定时误差检测器与该频偏抖动补偿电路，依据该第二脉冲信号产生该相位控制信号，
其中该第二脉冲信号包括一第二前进脉冲或一第二后退脉冲。
4.如权利要求3所述的以太网络物理层电路，其特征在于，其中该时钟恢复电路更包括：
一固定频偏补偿电路，耦接该相位调整电路，获取一固定频偏值，并于该低功耗闲置模式依据该固定频偏值产生一第三脉冲信号，致使该相位调整电路依据该第三脉冲信号产生该相位控制信号，其中该第三脉冲信号包括周期性的第三前进脉冲或周期性的第三后退脉冲。
5.如权利要求3所述的以太网络物理层电路，其特征在于，其中该相位调整电路于所述刷新阶段依据该第一脉冲信号产生该相位控制信号。
6.如权利要求5所述的以太网络物理层电路，其特征在于，其中该相位调整电路于所述刷新阶段依据该第一前进脉冲、该第一后退脉冲或其组合产生该相位控制信号，且该相位调整电路于所述静默阶段依据该第二前进脉冲或该第二后退脉冲产生该相位控制信号，其中该相位控制信号包括一相位前进脉冲、一相位后退脉冲或其组合。
7.如权利要求3所述的以太网络物理层电路，其特征在于，其中该频偏抖动补偿电路响应于该以太网络物理层电路进入所述低功耗闲置模式而累计所述刷新阶段的历经次数，并判断所述刷新阶段的该历经次数是否等于一目标次数，其中该目标次数等于P且为n的倍数，而n为大于1的整数，
该频偏抖动补偿电路统计第i个刷新阶段内该第一前进脉冲的数量与该第一后退脉冲的数量之间的差值，以获取第i个刷新阶段的单阶调整信息，其中i为该历经次数且为整数，
当该历经次数等于该目标次数，该频偏抖动补偿电路统计第(i-n+1)个刷新阶段的该单阶调整信息至第i个刷新阶段的该单阶调整信息而获取一周期信息，并于第i个刷新阶段依据该周期信息决定该相位调整信息。
8.如权利要求7所述的以太网络物理层电路，其特征在于，其中该频偏抖动补偿电路更统计第(i-2n+1)个刷新阶段的该单阶调整信息至第(i-n)个刷新阶段的该单阶调整信息而获取另一周期信息，且该频偏抖动补偿电路于第i个刷新阶段依据该周期信息与该另一周期信息决定该相位调整信息。
9.如权利要求8所述的以太网络物理层电路，其特征在于，其中该频偏抖动补偿电路于第(i+1)个静默阶段至第(i+n)个静默阶段利用于第i个刷新阶段所决定的该相位调整信息产生该第二脉冲信号。
10.一种时钟恢复方法，适用于一以太网络物理层电路，其特征在于，所述方法包括：
进入一低功耗闲置模式；
于该低功耗闲置模式的多个刷新阶段，利用一取样时脉取样一模拟输入信号而产生一数字输入信号；
于该低功耗闲置模式的所述刷新阶段，检测该数字输入信号的时序误差而输出一第一脉冲信号，并依据该第一脉冲信号的脉冲数量来决定一相位调整信息；以及
于该低功耗闲置模式的多个静默阶段，依据该相位调整信息产生相位控制信号，致使一时脉产生器响应于在所述静默阶段中接收该相位控制信号而调整该取样时脉的相位，
其中该第一脉冲信号包括一第一前进脉冲、一第一后退脉冲或其组合。
11.如权利要求10所述的时钟恢复方法，其特征在于，其中该以太网络物理层电路采用一节能以太网络标准，且该以太网络物理层电路在该节能以太网络标准的该低功耗闲置模式内交替运作于所述刷新阶段与所述静默阶段，而该模拟输入信号为所述刷新阶段内的一闲置信号。
12.如权利要求10所述的时钟恢复方法，其特征在于，其中于该低功耗闲置模式的所述刷新阶段，检测该数字输入信号的该时序误差而输出一第一脉冲信号，并依据该第一脉冲信号的脉冲数量来决定该相位调整信息的步骤包括：
于所述刷新阶段依据该第一脉冲信号产生该相位控制信号。
13.如权利要求12所述的时钟恢复方法，其特征在于，所述方法更包括：
获取一固定频偏值，并于该低功耗闲置模式依据该固定频偏值产生一第三脉冲信号，致使相位调整电路依据该第三脉冲信号产生该相位控制信号，其中该第三脉冲信号包括周期性的第三前进脉冲或周期性的第三后退脉冲。
14.如权利要求12所述的时钟恢复方法，其特征在于，其中于该低功耗闲置模式的所述刷新阶段，检测该数字输入信号的该时序误差而输出一第一脉冲信号，并依据该第一脉冲信号的脉冲数量来决定该相位调整信息的步骤更包括：
响应于该以太网络物理层电路进入所述低功耗闲置模式而累计所述刷新阶段的历经次数；以及
判断所述刷新阶段的该历经次数是否等于一目标次数，其中该目标次数等于P且为n的倍数，而n为大于1的整数；
其中依据所述刷新阶段内该第一脉冲信号的脉冲数量来决定该相位调整信息的步骤包括：
统计第i个刷新阶段内该第一前进脉冲的数量与该第一后退脉冲的数量之间的差值，以获取第i个刷新阶段的单阶调整信息，其中i为整数；以及
若该历经次数等于该目标次数，统计第(i-n+1)个刷新阶段的该单阶调整信息至第i个刷新阶段的该单阶调整信息而获取一周期信息，并于第i个刷新阶段依据该周期信息决定该相位调整信息。
15.如权利要求14所述的时钟恢复方法，其特征在于，所述方法更包括：
统计第(i-2n+1)个刷新阶段的该单阶调整信息至第(i-n)个刷新阶段的该单阶调整信息而获取另一周期信息，
其中于第i个刷新阶段依据该周期信息决定该相位调整信息的步骤包括：
于第i个刷新阶段依据该周期信息与该另一周期信息决定该相位调整信息。
16.如权利要求14所述的时钟恢复方法，其特征在于，其中于该低功耗闲置模式的所述静默阶段，依据该相位调整信息产生该相位控制信号，致使该时脉产生器响应于在所述静默阶段中接收该相位控制信号而调整该取样时脉的相位的步骤包括：
于所述静默阶段依据该相位调整信息产生一第二脉冲信号，其中该第二脉冲信号包括一第二前进脉冲或一第二后退脉冲；以及
依据该第二脉冲信号产生该相位控制信号，致使该时脉产生器响应于在所述静默阶段中接收该第二前进脉冲或该第二后退脉冲而调整该取样时脉的相位。
17.如权利要求16所述的时钟恢复方法，其特征在于，其中于所述静默阶段依据该相位调整信息产生该第二脉冲信号的步骤包括：
于第(i+1)个静默阶段至第(i+n)个静默阶段利用于第i个刷新阶段所决定的该相位调整信息产生该第二脉冲信号。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10972293B1 (en) * 2018-10-17 2021-04-06 Marvell Asia Pte., Ltd. Adaptive energy efficient Ethernet
CN113037665B (zh) * 2019-12-24 2023-12-08 瑞昱半导体股份有限公司 应用于高速有线网络的数据传输装置及方法
US11283588B1 (en) * 2020-02-07 2022-03-22 Marvell Asia Pte, Ltd. Frequency bias correction for clock-data recovery in a serial data channel
CN113659982B (zh) * 2020-05-12 2024-03-01 瑞昱半导体股份有限公司 信号处理电路及其信号处理方法
US11757613B2 (en) 2021-05-20 2023-09-12 The Hong Kong University Of Science And Technology PAM-4 receiver with jitter compensation clock and data recovery

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103152230A (zh) * 2011-12-06 2013-06-12 扬智电子科技(上海)有限公司 以太网络物理层收发器及其增益选择方法与时脉选择方法
CN104202138A (zh) * 2014-09-01 2014-12-10 深圳市海思半导体有限公司 时钟恢复电路及通信设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970068393A (ko) * 1996-03-11 1997-10-13 김광호 이산 다중 톤 시스템 수신단의 샘플링 클럭 복원 장치 및 방법
US7522841B2 (en) * 2005-10-21 2009-04-21 Nortel Networks Limited Efficient data transmission and training of data processing functions
US20090282277A1 (en) * 2008-05-07 2009-11-12 Aquantia Corporation Low-power idle mode for network transceiver
US8644713B2 (en) * 2009-11-12 2014-02-04 Packet Photonics, Inc. Optical burst mode clock and data recovery
US8621255B2 (en) * 2010-02-18 2013-12-31 Broadcom Corporation System and method for loop timing update of energy efficient physical layer devices using subset communication techniques
TWI462519B (zh) * 2010-12-29 2014-11-21 Realtek Semiconductor Corp 降低通訊裝置之耗電量的方法和相關裝置
US8656195B2 (en) * 2011-08-30 2014-02-18 Hewlett-Packard Development Company, L.P. Energy efficient ethernet control
CN102801517B (zh) * 2012-08-31 2014-12-03 华为技术有限公司 Cdr电路及终端
US8864578B2 (en) * 2012-10-05 2014-10-21 Scientific Games International, Inc. Methods for secure game entry generation via multi-part generation seeds

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103152230A (zh) * 2011-12-06 2013-06-12 扬智电子科技(上海)有限公司 以太网络物理层收发器及其增益选择方法与时脉选择方法
CN104202138A (zh) * 2014-09-01 2014-12-10 深圳市海思半导体有限公司 时钟恢复电路及通信设备

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