CN108878457A - Soi基复合集成phemt和mosfet的外延结构及制备方法 - Google Patents
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Abstract
本发明公开了SOI基复合集成PHEMT和MOSFET的外延结构及制备方法，该外延结构由复合集成在同一SOI衬底上的GaAs基PHEMT和MOSFET构成；SOI基PHEMT和MOSFET结构区被InGaP腐蚀隔离层隔开；制备方法为：在SOI衬底基础上生长GaAs层，再在GaAs层上依次生长各层得到PHEMT，InGaP腐蚀隔离层在GaAs N型高掺杂盖帽层上外延生长而成；MOSFET由在InGaP腐蚀隔离层上依次外延生长而成；经过相应的外延和材料沉积工艺，可以达到单片复合集成SOI基PHEMT和MOSFET器件的目的。本发明可用于5G通讯中将功放器件和模拟器件实现单芯片集成。
Description
技术领域
本发明涉及半导体器件集成技术领域，尤其涉及SOI基复合集成PHEMT和MOSFET的外延结构及制备方法。
背景技术
GaAs基PHEMT器件作为微波元器件具有高频、高速、高功率增益和低噪声系数的特点，因而在微波、毫米波频段有着广泛的应用，大量应用于军事、太空和民用通讯领域，如毫米波雷达、电子战、智能装备、卫星通讯和辐射天文学等。
MOSFET作为一种模拟器件，被广泛应用于模拟电路和数字电路中，由于该器件具有高耐热性，可以稳定工作在较宽的温度范围内，不会造成二次击穿失效，且所需的驱动电路小、开关速度迅速，以上优势使得MOSFET广泛应用于智能手机、机电设备以及其他便携式数码电子产品中。
手机的PD模块中集成有独立芯片的PHEMT器件和MOSFET器件，这样不仅增大了封装结构和电路的复杂性，也增加了功耗，人们希望能够把高速HEMT器件与模拟器件实现单芯片集成。
目前，PHEMT器件主要用GaAs基衬底制备，而MOSFET器件生长在Si基衬底上，由于GaAs基衬底尺寸较小，制备复杂，价格昂贵。所以，人们希望能够将GaAs基PHEMT和MOSFET集成在同一块衬底上，形成单片集成PHEMT和MOSFET材料结构，SOI作为一种高效集成材料，在很多领域被人们具有独特结构的SOI器件能够有效的抑制体硅器件的不足，充分的发挥硅集成技术的潜力，是保证集成电路产业按照摩尔定律走势进行快速发展一大利器。SOI技术具有高性能ULSI、耐高温高压、抗福照、低压低功耗高集成度等领域具有极其广阔的发展前景,被国际上公认为21世纪的硅集成电路技术。
利用SOI作为衬底，实现PHEMT和MOSFET在单个芯片中的集成是本发明的一个重要价值。
发明内容
针对上述问题中存在的不足之处，本发明提供一种SOI基复合集成PHEMT和MOSFET的外延结构及制备方法，以将GaAs基PHEMT和MOSFET集成在同一块SOI衬底上，实现SOI基复合集成PHEMT和MOSFET。
为实现上述目的，本发明提供一种SOI基复合集成PHEMT和MOSFET的外延结构，该外延结构由复合集成在同一SOI衬底上的GaAs基PHEMT和MOSFET构成；
所述PHEMT包括GaAs层，所述GaAs层生长在所述SOI衬底上，所述GaAs层上依次生长有GaAs缓冲层、AlGaAs沟道下势垒层、InGaAs沟道层、AlGaAs空间隔离层、平面Si掺杂层、AlGaAs势垒层和GaAs N型高掺杂盖帽层；
所述GaAs N型高掺杂盖帽层上生长有用于隔开PHEMT和MOSFET的InGaP腐蚀隔离层；
所述MOSFET包括SiO2层，所述SiO2层生长在所述InGaP腐蚀隔离层上，所述SiO2层上沉积有硅栅层。
作为本发明的进一步改进，所述GaAs层包括在SOI衬底上依次生长的GaAs种子层、GaAs第一缓冲层、GaAs第二缓冲层和GaAs外延层。
作为本发明的进一步改进，所述GaAs层的厚度小于500nm，所述GaAs缓冲层的厚度为300-500nm，所述AlGaAs沟道下势垒层的厚度为30-50nm，所述InGaAs沟道层的厚度为10-14nm，所述AlGaAs空间隔离层的厚度为2-4nm，所述平面Si掺杂层中Si的掺杂剂量为4.5x10-12cm-2，所述AlGaAs势垒层的厚度为30-60nm，所述GaAs N型高掺杂盖帽层的厚度为30-2000nm，所述GaAs N型高掺杂盖帽层中Si的掺杂浓度为2×10-18cm-3。
作为本发明的进一步改进，所述InGaP腐蚀隔离层的厚度为3nm。
作为本发明的进一步改进，所述SiO2层的厚度为20-100nm。
本发明还提供一种如SOI基复合集成PHEMT和MOSFET的外延结构的制备方法，包括：
步骤1、在SOI衬底生长GaAs层，在GaAs层上依次生长GaAs缓冲层、AlGaAs沟道下势垒层、InGaAs沟道层、AlGaAs空间隔离层、平面Si掺杂层、AlGaAs势垒层和GaAs N型高掺杂盖帽层形成PHEMT；
步骤2、在GaAs N型高掺杂盖帽层上外延生长一层用于隔开PHEMT和MOSFET的InGaP腐蚀隔离层；
步骤3、在InGaP腐蚀隔离层上外延生长SiO2层，在SiO2层上沉积硅栅层，得到MOSFET，完成SOI基复合集成PHEMT和MOSFET的外延结构的制备。
作为本发明的进一步改进，在步骤1中，通过化学气相沉积工艺在GaAs层上依次生长GaAs缓冲层、AlGaAs沟道下势垒层、InGaAs沟道层、AlGaAs空间隔离层、平面Si掺杂层、AlGaAs势垒层和GaAs N型高掺杂盖帽层。
与现有技术相比，本发明的有益效果为：
本发明提供的SOI基复合集成PHEMT和MOSFET的外延结构，其在SOI衬底基础上生长GaAs层，在GaAs层上依次生长各层得到PHEMT，然后在GaAs N型高掺杂盖帽层上外延生长一层InGaP腐蚀隔离层，在InGaP腐蚀隔离层上生长MOSFET结构；经过相应的外延和材料沉积的工艺，可以达到单片复合集成SOI基PHEMT和MOSFET器件的目的；本发明通过对SOI基PHEMT和MOSFET材料结构的新型设计，在同一外延片结构中，既可以通过工艺实现PHEMT器件结构，也可以工艺实现MOSFET材料结构，由于材料结构的创新，使MOSFET器件和PHEMT器件可以实现了单芯片集成工艺的兼容性，因此增加了电路设计的灵活性，提升了单片电路的性能，可以实现全单片的多功能微波单片集成电路，尤其是实现手机APD模块中多项功能的单芯片集成。
附图说明
图1为本发明一种实施例公开的SOI基复合集成PHEMT和MOSFET的外延结构的结构图；
图2为本发明一种实施例公开的GaAs层的结构图。
图中：
10、SOI衬底；20、PHEMT；21、GaAs层；21-1、GaAs种子层；21-2、GaAs第一缓冲层；21-3、GaAs第二缓冲层；21-4、GaAs外延层；22、GaAs缓冲层；23、AlGaAs沟道下势垒层；24、InGaAs沟道层；25、AlGaAs空间隔离层；26、平面Si掺杂层；27、AlGaAs势垒层；28、GaAs N型高掺杂盖帽层；30、MOSFET；31、SiO2层；32、硅栅层；40、InGaP腐蚀隔离层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明做进一步的详细描述：
如图1所示，本发明提供一种SOI基复合集成PHEMT和MOSFET的外延结构，该外延结构由复合集成在同一SOI衬底10上的GaAs基PHEMT 20和MOSFET 30构成，PHEMT 20与MOSFET30之间设有用于将PHEMT 20和MOSFET 30的外延结构隔开且在腐蚀过程中起到腐蚀截止作用的InGaP腐蚀隔离层40；，本发明在图1中给出了1个PHEMT 20和1个MOSFET 30，但在实际操作过程中，经过图案化过程，可以形成任何合适数目的PHEMT 20和MOSFET 30；具体的：
如图1所示，本发明的PHEMT 20包括GaAs层21、GaAs缓冲层22、AlGaAs沟道下势垒层23、InGaAs沟道层24、AlGaAs空间隔离层25、平面Si掺杂层26、AlGaAs势垒层27和GaAs N型高掺杂盖帽层28；GaAs层21生长在SOI衬底10上，GaAs层21上依次生长有GaAs缓冲层22、AlGaAs沟道下势垒层23、InGaAs沟道层24、AlGaAs空间隔离层25、平面Si掺杂层26、AlGaAs势垒层27和GaAs N型高掺杂盖帽层28，从而形成PHEMT 20。其中：
上述方案中，GaAs层21的厚度小于500nm；如图2所示，本发明的GaAs层21包括在SOI衬底上依次生长的GaAs种子层21-1、GaAs第一缓冲层21-2、GaAs第二缓冲层21-3和GaAs外延层21-4。
上述方案中，GaAs缓冲层22用于为后续外延层的生长提供平整的界面，GaAs缓冲层22的厚度为300-500nm。
上述方案中，AlGaAs沟道下势垒层23用于为沟道生长提供一个平整的界面，同时也利用AlGaAs/InGaAs异质结把2DEG束缚在沟道内，AlGaAs沟道下势垒层23的厚度为30-50nm。
上述方案中，InGaAs沟道层24用于和AlGaAs产生异质结，产生2DEG；InGaAs沟道层24的厚度为10-14nm。
上述方案中，AlGaAs空间隔离层25用于将施主杂质电离中心和2DEG空间隔离，减小电离散射作用，保证沟道内2DEG的高电子迁移率；AlGaAs空间隔离层25的厚度为2-4nm。
上述方案中，平面Si掺杂层26中Si的掺杂剂量为4.5x10-12cm-2。
上述方案中，AlGaAs势垒层27的厚度为30-60nm，GaAs N型高掺杂盖帽层28中掺杂的是Si，Si的掺杂浓度为2×10-18cm-3，N+GaAs与栅金属接触为器件制备提供良好的欧姆接触；GaAs N型高掺杂盖帽层28的厚度为30-2000nm。
本发明在GaAs N型高掺杂盖帽层28上生长有用于隔开PHEMT 20和MOSFET 30的InGaP腐蚀隔离层40，InGaP腐蚀隔离层40在GaAs N型高掺杂盖帽层28上外延生长而成，InGaP腐蚀隔离层40的厚度为3nm。
如图1所示，本发明的MOSFET 30包括SiO2层31和硅栅层32，SiO2层31外延生长在InGaP腐蚀隔离层40上，SiO2层31上沉积栅极材料并经图案化处理得到有硅栅层32，从而得到MOSFET 30。其中：
本发明的SiO2层31的厚度为20-100nm。
本发明提供一种SOI基复合集成PHEMT和MOSFET的外延结构的制备方法，以将PHEMT和MOSFET复合集成在同一外延片上；包括：
S1、在SOI衬底10上生长GaAs层21，在GaAs层21上依次生长GaAs缓冲层22、AlGaAs沟道下势垒层23、InGaAs沟道层24、AlGaAs空间隔离层25、平面Si掺杂层26、AlGaAs势垒层27和GaAs N型高掺杂盖帽层28以形成PHEMT 20；其中：
本发明通过化学气相沉积工艺继续在SOI衬底10上依次生长GaAs层21、GaAs缓冲层22、AlGaAs沟道下势垒层23、InGaAs沟道层24、AlGaAs空间隔离层25、平面Si掺杂层26、AlGaAs势垒层27和GaAs N型高掺杂盖帽层28以形成PHEMT 20。作为一种具体实施例：本发明GaAs层21的制备方法为：在400℃下，在SOI衬底的表面Si层上生长一层厚度为20nm的GaAs种子层21-1，在600℃下，在GaAs种子层21-1上生长厚度为100nm的GaAs第一缓冲层21-2，在650℃下，在GaAs第一缓冲层21-2上生长厚度为150nm的GaAs第二缓冲层21-3，在690℃下，在GaAs第二缓冲层21-3上生长厚度为200nm的GaAs外延层21-4。在GaAs层21的GaAs外延层21-4上生长厚度为500nm的GaAs缓冲层22，在GaAs缓冲层22上生长厚度为30nm的AlGaAs沟道下势垒层23，在AlGaAs沟道下势垒层23上生长厚度为12nm的InGaAs沟道层24，在InGaAs沟道层24上生长厚度为4nm的AlGaAs空间隔离层25，在AlGaAs空间隔离层25上生长平面Si掺杂层26，掺杂剂量为4.5x10-12cm-2，在平面Si掺杂层26上生长厚度为50nm的AlGaAs势垒层27，在AlGaAs势垒层27上生长厚度为1μm的GaAs N型高掺杂盖帽层28，GaAs N型高掺杂盖帽层28中掺杂的是Si，掺杂Si浓度为2×10-18cm-3，N+GaAs与栅金属接触为器件制备提供良好的欧姆接触。
S2、在GaAs N型高掺杂盖帽层28上外延生长一层用于隔开PHEMT 20和MOSFET 30的InGaP腐蚀隔离层40；
S3、在InGaP腐蚀隔离层40上外延生长SiO2层31，在SiO2层31上沉积硅栅层32，得到MOSFET，完成SOI基复合集成PHEMT和MOSFET的外延结构的制备。
本发明提供的外延结构考虑到外延生长和器件性能两方面的实际要求，各层厚度、掺杂剂量可在一定范围内，根据具体材料和器件指标进行调整；在满足外延生长可实现的前提下，实现单片复合集成SOI基PHEMT和MOSFET。
本发明提供的SOI基复合集成PHEMT和MOSFET的外延结构，其在SOI衬底基础上生长GaAs层，在GaAs层上依次生长各层得到PHEMT，然后在N型高掺杂盖帽层GaAs上外延生长一层InGaP腐蚀隔离层，在InGaP腐蚀隔离层上生长MOSFET结构；经过相应的外延和材料沉积的工艺，可以达到单片复合集成SOI基PHEMT和MOSFET器件的目的；本发明通过对SOI基PHEMT和MOSFET材料结构的新型设计，在同一外延片结构中，既可以通过工艺实现PHEMT器件结构，也可以工艺实现MOSFET材料结构，由于材料结构的创新，使MOSFET器件和PHEMT器件可以实现了单芯片集成工艺的兼容性，因此增加了电路设计的灵活性，提升了单片电路的性能，可以实现全单片的多功能微波单片集成电路，尤其是实现手机APD模块中多项功能的单芯片集成。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种SOI基复合集成PHEMT和MOSFET的外延结构，其特征在于，该外延结构由复合集成在同一SOI衬底上的GaAs基PHEMT和MOSFET构成；
所述PHEMT包括GaAs层，所述GaAs层生长在所述SOI衬底上，所述GaAs层上依次生长有GaAs缓冲层、AlGaAs沟道下势垒层、InGaAs沟道层、AlGaAs空间隔离层、平面Si掺杂层、AlGaAs势垒层和GaAs N型高掺杂盖帽层；
所述GaAs N型高掺杂盖帽层上生长有用于隔开PHEMT和MOSFET的InGaP腐蚀隔离层；
所述MOSFET包括SiO2层，所述SiO2层生长在所述InGaP腐蚀隔离层上，所述SiO2层上沉积有硅栅层。
2.如权利要求1所述的SOI基复合集成PHEMT和MOSFET的外延结构，其特征在于，所述GaAs层包括在SOI衬底上依次生长的GaAs种子层、GaAs第一缓冲层、GaAs第二缓冲层和GaAs外延层。
3.如权利要求1所述的SOI基复合集成PHEMT和MOSFET的外延结构，其特征在于，所述GaAs层的厚度小于500nm，所述GaAs缓冲层的厚度为300-500nm，所述AlGaAs沟道下势垒层的厚度为30-50nm，所述InGaAs沟道层的厚度为10-14nm，所述AlGaAs空间隔离层的厚度为2-4nm，所述平面Si掺杂层中Si的掺杂剂量为4.5x10-12cm-2，所述AlGaAs势垒层的厚度为30-60nm，所述GaAs N型高掺杂盖帽层的厚度为30-2000nm，所述GaAs N型高掺杂盖帽层中Si的掺杂浓度为2×10-18cm-3。
4.如权利要求1所述的SOI基复合集成PHEMT和MOSFET的外延结构，其特征在于，所述InGaP腐蚀隔离层的厚度为3nm。
5.如权利要求1所述的SOI基复合集成PHEMT和MOSFET的外延结构，其特征在于，所述SiO2层的厚度为20-100nm。
6.一种如权利要求1-5中任一项所述的SOI基复合集成PHEMT和MOSFET的外延结构的制备方法，其特征在于，包括：
步骤1、在SOI衬底生长GaAs层，在GaAs层上依次生长GaAs缓冲层、AlGaAs沟道下势垒层、InGaAs沟道层、AlGaAs空间隔离层、平面Si掺杂层、AlGaAs势垒层和GaAs N型高掺杂盖帽层形成PHEMT；
步骤2、在GaAs N型高掺杂盖帽层上外延生长一层用于隔开PHEMT和MOSFET的InGaP腐蚀隔离层；
步骤3、在InGaP腐蚀隔离层上外延生长SiO2层，在SiO2层上沉积硅栅层，得到MOSFET，完成SOI基复合集成PHEMT和MOSFET的外延结构的制备。
7.如权利要求6所述的SOI基复合集成PHEMT和MOSFET的外延结构的制备方法，其特征在于，在步骤1中，通过化学气相沉积工艺在GaAs层上依次生长GaAs缓冲层、AlGaAs沟道下势垒层、InGaAs沟道层、AlGaAs空间隔离层、平面Si掺杂层、AlGaAs势垒层和GaAs N型高掺杂盖帽层。
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| CN201810730800.7A Active CN108878457B (zh) | 2018-07-05 | 2018-07-05 | Soi基复合集成phemt和mosfet的外延结构及制备方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116487428A (zh) * | 2023-06-25 | 2023-07-25 | 合肥芯胜半导体有限公司 | 一种双层半导体器件的外延结构及制备方法、半导体器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120305992A1 (en) * | 2011-06-06 | 2012-12-06 | Fabio Alessio Marino | Hybrid monolithic integration |
| CN104795409A (zh) * | 2015-03-11 | 2015-07-22 | 北京工业大学 | GaAs基PHEMT和长波长谐振腔单片集成光探测器 |
| CN106435721A (zh) * | 2016-09-22 | 2017-02-22 | 东莞市联洲知识产权运营管理有限公司 | 一种GaAs/Si外延材料制备方法 |
| CN108878458A (zh) * | 2018-07-05 | 2018-11-23 | 北京工业大学 | Soi基单片横向集成phemt和mosfet的外延结构及制备方法 |
-
2018
- 2018-07-05 CN CN201810730800.7A patent/CN108878457B/zh active Active
Patent Citations (4)
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| Title |
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