CN108847415B - 一种阵列基板、栅极驱动电路以及显示面板 - Google Patents

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Abstract

本发明提供了一种阵列基板、栅极驱动电路以及显示面板，该阵列基板包括第一显示区、第二显示区以及开孔区，第一显示区包围开孔区。第一显示区中的子像素，至少两列相邻的子像素与同一条第一数据线相连；同一行的子像素中，与同一条第一数据线电连接的两个子像素，一个子像素与第一栅极线相连，另一个子像素与第二栅极线相连。第二显示区中的子像素，不同列的子像素与不同的第二数据线连接，不同行的子像素与不同的栅极线相连。可见，本方案中，将包围开孔区的第一显示区中的子像素选用双栅连接方式，降低了第一数据线的使用数量，使得开孔区周围的绕线数量减少，降低了开孔区与第一显示区之间的边框宽度。

Description

一种阵列基板、栅极驱动电路以及显示面板
技术领域
本发明涉及显示技术领域，更具体地说，涉及一种阵列基板、栅极驱动电路以及显示面板。
背景技术
随着显示技术的快速发展，显示屏已经被广泛应用到各电子设备中，如手机、平板电脑、电视等。
目前，“屏幕占比”成为衡量显示屏优劣的一个重要参数。屏幕占比越大，显示面板上的边框越小，全面屏应运而生。而由于显示屏通常具有前置摄像头、扬声器、指示灯、感应器等器件，因此需要在全面屏的显示区域进行开孔。
通常位于显示屏显示平面中开孔周围的子像素，与其对应的数据线需要绕开开孔布置，开孔越大，其绕线的数量也越大，导致开孔与显示区的间距(边框)越大，与窄边框的的设计理念相违背。
因此，如何提供一种阵列基板，能够降低开孔与显示区的边框宽度，是本领域技术人员亟待解决的一大技术难题。
发明内容
有鉴于此，本发明提供了一种阵列基板、栅极驱动电路以及显示面板，能够降低开孔与显示区的边框宽度。
为实现上述目的，本发明提供如下技术方案：
一种阵列基板，包括：
显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括开孔区，所述第一显示区包围所述开孔区；
所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连；
所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。
一种栅极驱动电路，应用于任意一项上述的阵列基板，包括多个级联的第一栅极驱动电路以及多个级联的第二栅极驱动电路，
各所述第一栅极驱动电路包括至少两个栅极信号输出端，每个所述栅极驱动电路的一个所述栅极信号输出端与位于所述第一显示区的一条所述第一栅极线相连，另一个所述栅极信号输出端与位于所述第一显示区的一条所述第二栅极线相连；
所述第二栅极驱动电路包括一个栅极信号输出端，所述栅极信号输出端与位于所述第二显示区的一条栅极线相连。
一种栅极驱动电路，应用于任意一项上述阵列基板，包括位于所述显示区一侧的第一栅极驱动子电路以及位于所述显示区另一侧的第二栅极驱动子电路，所述第一栅极驱动子电路包括多个级联的第三栅极驱动电路以及第四栅极驱动电路，所述第二栅极驱动子电路包括多个级联的第五栅极驱动电路以及第六栅极驱动电路，
所述第三栅极驱动电路以及所述第四栅极驱动电路均包括一个栅极信号输出端，所述第三栅极驱动电路的栅极信号输出端与位于所述第一显示区的所述第一栅极线相连，多个所述第四栅极驱动电路的栅极信号输出端与位于所述第二显示区的部分所述栅极线相连；
所述第五栅极驱动电路以及所述第六栅极驱动电路均包括一个栅极信号输出端，所述第五栅极驱动电路的栅极信号输出端与位于所述第一显示区的所述第二栅极线相连，所述第六栅极驱动电路的栅极信号输出端与位于所述第二显示区的部分所述栅极线相连。
一种栅极驱动电路，应用于任意一项上述阵列基板，包括位于所述显示区一侧的第三栅极驱动子电路以及位于所述显示区另一侧的第四栅极驱动子电路，所述第三栅极驱动子电路包括多个级联的第七栅极驱动电路，所述第四栅极驱动子电路包括多个级联的第八栅极驱动电路，
位于所述第一显示区同一行的所述子像素中，与位于开孔区一侧的所述子像素相连的栅极线和所述第七栅极驱动子电路的输出端相连，与位于开孔区另一侧的所述子像素相连的栅极线和所述第八栅极驱动子电路的输出端相连。
一种显示面板，包括：任一项上述的阵列基板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明提供了一种阵列基板，包括显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括布线区以及开孔区，所述第一显示区包围所述开孔区。所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连。所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。
可见，本方案中，将包围所述开孔区的第一显示区中的子像素选用双栅连接方式，降低了第一数据线的使用数量，使得开孔区周围的绕线数量减少，降低了开孔区与第一显示区之间的边框宽度。
除此，由于第一显示区中数据线的数量减少，使得位于布线区的数据线的绕线数量减少，相邻两条数据线之间的线间距可以变大，降低了相邻两条数据线之间的耦合电容。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中一种全面屏的结构示意图。
图2为本发明实施例提供的一种阵列基板的具体结构示意图；
图3为本发明实施例提供的一种阵列基板的又一具体结构示意图；
图4为本发明实施例提供的一种阵列基板的又一具体结构示意图；
图5为本实施例提供的又一种布线区的结构示意图；
图6为图5中布线区沿A1A2的剖面示意图；
图7为本发明实施例提供的一种栅极驱动电路的结构示意图；
图8为本发明实施例提供的一种栅极驱动电路的又一结构示意图；
图9为本发明实施例提供的一种栅极驱动电路的又一结构示意图；
图10为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，图1为现有技术中一种全面屏的结构示意图。该全面屏包括开孔区101、包围所述开孔区101的布线区102、包围所述布线区102的显示区103，以及包围所述显示区103的非显示区104。除此，该全面屏还包括设置在显示区103内的多条栅极线105以及多条数据线106，其中，多条栅极线105与多条数据线106交叉限定出多个成阵列排布的子像素107。
该全面屏中，栅极线105沿像素阵列的行方向X延伸，数据线106沿像素阵列的列方向Y延伸。每个子像素107均与其对应的一条栅极线105以及一条数据线106电连接。开孔区101可以用来设置摄像头、扬声器等电子器件。
发明人发现，由于全面屏上具有开孔区101，使得与位于开孔区101下方的子像素相连的数据线在经过布线区102时，需要绕过开孔区101，如图1中位于布线区102中的弯折线a、b、c所示。而开孔区101越大，其所需绕线的数量越多，导致开孔区101与显示区103之间的边框越大，与窄边框的设计理念相违背。
并且，窄边框设计要求开孔区101与显示区103之间的边框变小，进一步导致了位于布线区102的数据线之间的线间距要远小于位于显示区103中相邻的数据线的线间距。
结合电容的计算公式
Figure GDA0001811770650000051
可知，在其他参数不变的情况下，电容与距离成反比。因此，位于布线区的相邻数据线之间的耦合电容要远大于位于显示区的相邻数据线之间的耦合电容。
由于相邻数据线间存在耦合电容，会导致数据线在传输数据信号时，出现相邻的数据线之间产生串扰、使得数据线上的信号异常，进而导致传输到子像素上的信号电压与预设的电压值不同，出现画面显示不均的问题。
基于此，如图2所示，图2为本发明实施例提供的一种阵列基板的具体结构示意图，本发明实施例提供了一种阵列基板，能够降低开孔与显示区之间的边框宽度，降低相邻数据线之间的耦合电容。具体的，该阵列基板，包括：衬底基板201。
衬底基板201包括非显示区202以及显示区203，所述非显示区202包括第一非显示区2021以及第二非显示区2022，所述显示区203包括第一显示区2031以及第二显示区2032，所述第二非显示区2022包括布线区2023以及开孔区2024。
该第一非显示区2021包围所述显示区203，第一显示区2031包围所述布线区2023，所述布线区2023包围所述开孔区2024。需要说明的是，在本实施例中，开孔区2024可以是开设在第二非显示区2022、沿厚度方向贯穿所述阵列基板的通孔，还可以是在所述阵列基板上，保留阵列基板的衬底基板，如玻璃衬底基板，仅挖除部分预设膜层而形成的盲孔。
具体的，所述第一显示区2031设置有多条栅极线组204以及多条第一数据线205，所述栅极线组包括第一栅极线2041以及第二栅极线2041，所述多条栅极线组204与所述第一数据线205交叉限定出多个呈阵列排布的子像素206，至少两列相邻的所述子像素与同一条所述第一数据线相连，例如图中第一列子像素以及第二列子像素在第一显示区均与数据线1相连，又如，第三列子像素以及第四列子像素在第一显示区均与数据线3相连。同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线2041相连，另一个所述子像素与所述第二栅极线2042相连。
所述第二显示区2032设置有多条栅极线207以及多条第二数据线208，所述多条栅极线207与所述第二数据线208交叉限定出多个呈阵列排布的子像素209，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。
可见，本方案中，将包围所述开孔区的第一显示区中的子像素选用双栅连接方式，使得位于布线区的数据线绕线的数量减半，即降低了第一数据线的使用数量，当相邻数据线绕线间的距离与第二显示区中相邻数据线间的线间距相同时，开孔区与第一显示区之间的边框宽度减半。
除此，由于第一显示区中数据线的数量减少，使得位于布线区的数据线的绕线数量减少，相邻两条数据线之间的线间距可以变大，降低了相邻两条数据线之间的耦合电容。
具体的，参见图2，该阵列基板中，位于所述第一显示区的所述子像素中，
奇数列的所述子像素和与其相邻的一个偶数列的所述子像素与同一条所述第一数据线相连，不同奇数列的所述子像素与不同的所述第一数据线连接；
同一行的所述子像素中，位于奇数列的所述子像素与所述第一栅极线相连，位于偶数列的所述子像素与所述第二栅极线相连。
示意性的，第一列子像素以及第二列子像素与数据线1相连，第三列子像素以及第四列子像素与数据线3相连。
具体的，在本实施例中，相邻两列子像素与同一条数据线相连，包括多种呈现方式，如图2中的，与同一条所述第一数据线相连的两列所述子像素，一列所述子像素位于所述第一数据线的一侧，另一列所述子像素位于所述第一数据线的另一侧。即，数据线1位于第一列子像素以及第二列子像素之间。可见，该种子像素排布方式能够减少数据线的刻线数量，使得与该数据线同层的金属层有更多的布线空间。
除此，还可以如图3所示，其中，所述第一数据线205包括第一子数据线2051、弯折引线2052以及第二子数据线2053，与同一条所述第一数据线205相连的两列所述子像素中，一列所述子像素为第一子像素列，另一列所述子像素为第二子像素列。
所述第一子数据线位于所述第一子像素列远离所述第二子像素列的一侧，所述第二子数据线位于所述第一子像素列靠近所述第二子像素列的一侧，所述第一子数据线通过所述弯折引线与所述第二子数据线电连接。
示意性的，以图3中第一列子像素为第一子像素列，第二列子像素为第二子像素列，那么，本实施例是将第一子数据线2051设置在第一子像素列的一侧，如图中的左侧。同时，将第二子数据线2052设置在第二子像素列的左侧，并且，第一子数据线2051与第二子数据线2052通过弯折引线2053相连。需要说明的是，在本实施例中，弯折引线2053可以位于图3中第一子数据线2051以及第二子数据线2052的顶端，当然，弯折引线2053还可以位于第二行相邻两个子像素之间，只需保证通过该弯折引线2053，使得第一子数据线2051与第二子数据线2052电连接即可。该种子像素排布方式能够使整个显示面板中数据线分布均匀，只需在特定的位置(如显示区中数据线的顶端)设置弯折引线即可，便于统一布线。
在上述实施例的基础上，本实施例还提供了一种阵列基板，如图4所述，该阵列基板中，相邻的m列所述子像素为一个子像素单元列2061，每个所述子像素单元列2061中，至少相邻的两列所述子像素与不同的所述第一数据线电连接且与相同的所述第一栅极线电连接，至少相邻的两列所述子像素与相同的所述第一数据线电连接且与不同的所述第二栅极线电连接，其中，m大于等于3。
例如，图4中，3列子像素为一个子像素单元列2061，在该子像素单元列中，第一列子像素与第一数据线1相连，第三列子像素与第一数据线2相连，并且，第一列子像素以及第三列子像素均与第一栅极线2051相连，第二列子像素与第三列子像素接同一条第一数据线2，并且，第二列子像素与第三列子像素均与第一栅极线2052相连。相比于现有技术，本实施例可以减少第一显示区中数据线的使用数量，即减少了经过布线区的数据线的绕线数量，进而减少经过布线区的数据线绕线的占用面积。
除此，本实施例还对阵列基板中栅极线的位置进行限定，如可以为图4所示的结构，具体为：
与位于同一行的所述子像素电连接的所述第一栅极线位于该行子像素的一侧，与位于同一行的所述子像素电连接的所述第二栅极线位于该行子像素的另一侧。
当然栅极线的设置位置还可以为：
与位于同一行的所述子像素电连接的所述第一栅极线以及所述第二栅极线均位于该行子像素的同一侧。
需要说明的是，无论栅极线的设置位置如何，只需保证与同一条数据线相连的两列子像素不同时充电即可。
具体的，继续参见图2，该显示面板在显示时，首先对与第一行子像素相连的第一栅极线2041充电，选通第一行子像素中的薄膜晶体管，然后通过数据线对第一颜色的子像素进行同时充电，之后依次对第二颜色的子像素以及第三颜色的子像素充电。由于本实施例的第一显示区中，相邻两列子像素共用同一条数据线，那么，上述充电过程，只能对第一行子像素中的部分子像素充电，因此，在完成上述充电后，还需要对与第一行子像素相连的第二栅极线2042充电，选通第一行子像素中的薄膜晶体管，然后通过数据线继续对位于第一行的其他第一颜色的子像素进行充电，之后依次对位于第一行的其他第二颜色的子像素以及第三颜色的子像素进行充电，完成该行子像素的充电。
之后，逐行执行上述充电过程，实现对第一显示区中，其余行子像素的充电。
需要说明的是，本实施例中位于第二显示区的子像素的充电过程与第一显示区的子像素的充电过程不同，如下：
首先对与位于第二显示区的第一行子像素相连的第一栅极线充电，选通第一行子像素中的薄膜晶体管，然后通过数据线对第一颜色的子像素进行同时充电，之后依次对第二颜色的子像素以及第三颜色的子像素充电，完成该行子像素的充电。之后，逐行执行上述充电过程，实现对第二显示区中，其余行子像素的充电。
参见图2-图4，本实施例中，定义所述布线区中的数据线以及栅极线分别为数据线引线以及栅极引线，因此，穿过布线区的数据线以及栅极线需要通过该数据引线以及栅极引线进行布线区周围的数据线以及栅极线的电连接。具体可以为：所述第一数据线通过所述数据线引线与所述第二数据线电连接，多条所述栅极引线与多条所述栅极线一一对应连接。
需要说明的是，为了进一步降低开孔区与显示区的间距，结合图5以及图6，其中图5为本实施例提供的又一种布线区的结构示意图，图6为图5中布线区沿A1A2方向的剖面示意图。本实施例可以将多条所述数据引线设置成不同层绝缘设置的第一数据引线51以及第二数据引线52。此时，所述第一数据引线51与一条所述第一数据线511a以及一条所述第二数据线512a电连接，所述第二数据引线52与另一条所述第一数据线511b以及所述第二数据线512b电连接。
即，将原置于同一层的数据引线进行分层布置，减少了数据引线占用布线区的水平宽度。除此，当所述第一数据引线在所述阵列基板上的投影与所述第二数据引线在所述阵列基板上的投影至少部分重叠时，可以将开孔区与第一显示区的边框距离再进行缩减。当所述第一数据引线在所述阵列基板上的投影与所述第二数据引线在所述阵列基板上的投影完全重叠时，可以将开孔区与第一显示区的边框距离再缩减一半。具体的，假定相邻数据引线之间的线间距固定为p，如果布线区包括q条数据引线，那么布线区的宽度至少为p*q，而当q条数据引线平均分成两层均匀布置后，此时，布线区的宽度为p*q/2。
同理，在本实施例中，位于布线区的栅极引线也可以进行多层布置，例如：所述栅极引线包括同层绝缘设置的第一栅极引线以及第二栅极引线。所述第一栅极引线与所述第一栅极线电连接，所述第二栅极引线与所述第二栅极线电连接。需要说明的是，由于栅极线的延伸方向与数据线的延伸方向相互垂直，因此，在本方案中，优选的将栅极引线与数据引线分别设置于不同金属层，以使栅极引线与数据引线相互绝缘。
除此，本实施例还进一步限定了阵列基板中子像素单元列的子像素颜色，例如，所述子像素单元列包括多个像素单元，每个所述像素单元包括红色子像素、绿色子像素、蓝色子像素以及白色子像素。其子像素颜色的具体排布方式，在此不进行限定。
基于相同的发明构思，本发明实施例还提供了一种应用于上述阵列基板的栅极驱动电路，具体的，本实施例以三种驱动方式为例，进行简要说明。
第一种栅极驱动电路，如图7所示，包括多个级联的第一栅极驱动电路(VSR1、VSR2以及VSR3)以及多个级联的第二栅极驱动电路(VSR4-VSRn)，
各所述第一栅极驱动电路(VSR1、VSR2以及VSR3)包括至少两个栅极信号输出端(OUT1以及OUT2)，每个所述栅极驱动电路的一个所述栅极信号输出端OUT1与位于所述第一显示区的一条所述第一栅极线相连，另一个所述栅极信号输出端OUT2与位于所述第一显示区的一条所述第二栅极线相连。假设子像素中的薄膜晶体管为高电平选通器件，当进行显示时，栅极信号输出端OUT1输出高电平，选通与第一栅极线相连的子像素包括的薄膜晶体管，此时，同一第一栅极驱动电路的另一栅极信号输出端OUT2不输出控制信号。当与第一栅极线相连的子像素充电完成后，第一栅极驱动电路的栅极信号输出端OUT2输出高电平，选通与第二栅极线相连的子像素包括的薄膜晶体管，对与第二栅极线相连的子像素进行充电。
所述第二栅极驱动电路(VSR4-VSRn)包括一个栅极信号输出端OUT1，所述栅极信号输出端与位于所述第二显示区的一条栅极线相连。
需要说明的是，本实施例中，由于与同一条数据线相连的两列子像素中，一个子像素与第一栅极线相连，另一个子像素与第二栅极线相连，为了保证显示正常，需要控制第一栅极线与第二栅极线不同时输出选通薄膜晶体管的栅极信号。除此，第一显示区中栅极驱动电路的数量取决于第一显示区中栅极线的数量。
本实施例通过将第一栅极驱动电路设置为多个输出端，便于与第一显示区中栅极线组对应，不额外增加栅极驱动电路的数量。
第二种栅极驱动电路，如图8所示，包括位于所述显示区202一侧的第一栅极驱动电路组801以及位于所述显示区另一侧的第二栅极驱动电路组802，所述第一栅极驱动电路组801包括多个级联的第三栅极驱动电路8011以及第四栅极驱动电路8012，所述第二栅极驱动电路组802包括多个级联的第五栅极驱动电路8021以及第六栅极驱动电路8022。
所述第三栅极驱动电路8011以及所述第四栅极驱动电路8012均包括一个栅极信号输出端OUT1，所述第三栅极驱动电路8011的栅极信号输出端与位于所述第一显示区2031的所述第一栅极线相连，多个所述第四栅极驱动电路8012的栅极信号输出端与位于所述第二显示区2032的部分所述栅极线相连；
所述第五栅极驱动电路8021以及所述第六栅极驱动电路8022均包括一个栅极信号输出端OUT1，所述第五栅极驱动电路8021的栅极信号输出端与位于所述第一显示区2031的所述第二栅极线相连，所述第六栅极驱动电路8022的栅极信号输出端OUT1与位于所述第二显示区2032的部分所述栅极线相连。
需要说明的是，在本实施中，与位于第二显示区的栅极线相连的栅极驱动电路可以任意布置，如可以是位于右侧的控制奇数行栅极线，位于左侧的栅极驱动电路控制偶数行栅极线。还可以是位于右侧的栅极驱动电路控制位于第二显示区中任意行的栅极线，其余的栅极线由位于左侧的栅极驱动电路控制。
值得一提的是，本实施例中位于布线区的栅极线需要通过栅极引线将位于第一显示区左侧的第一栅极线与位于第一显示区右侧的第二栅极线相连，即栅极线在布线区需要进行跨线设计。
本实施中将栅极驱动电路均匀的布置在显示面板的两侧，能够降低保温显示区的非显示区的占用面积，缩小了边框宽度。
第三种栅极驱动电路，如图9所示，包括位于所述显示区202一侧的第三栅极驱动电路组901以及位于所述显示区另一侧的第四栅极驱动电路组902，所述第三栅极驱动子电路901包括多个级联的第七栅极驱动电路9011，所述第四栅极驱动子电路902包括多个级联的第八栅极驱动电路9021，
位于所述第一显示区2031同一行的所述子像素中，与位于开孔区一侧的所述子像素相连的栅极线和所述第七栅极驱动子电路9011的输出端相连，与位于开孔区另一侧的所述子像素相连的栅极线和所述第八栅极驱动子电路9021的输出端相连。
本实施例与图8中所示的栅极驱动电路的区别在于：本实施例中位于布线区的栅极线不需要通过栅极引线将位于第一显示区左侧的第一栅极线与位于第一显示区右侧的第二栅极线相连，即栅极线在布线区需要不进行跨线设计，简化布线。由设置在显示区左侧或右侧的栅极驱动电路独立驱动位于布线区左侧以及右侧的栅极线。
需要说明的是，在本实施例中，并不限定位于第一显示区中的不需要进行跨线设计的栅极线与栅极驱动电路的连接方式，例如，可以为图9中，栅极驱动电路VSR2与第二栅极线相连，栅极驱动电路VSR2’与第一栅极线相连。又或者栅极驱动电路VSRm的栅极信号输出端OUT1与第一栅极线相连，栅极驱动电路VSRm的栅极信号输出端OUT2与第二栅极线相连，等。
基于相同的发明构思，本发明实施例还提供了一种显示面板。图10为本发明实施例提供的一种显示面板的结构示意图。参见图10，该显示面板300包括本发明实施例提供的任意一种阵列基板400，该显示面板300可以应用在手机、平板电脑以及智能可穿戴设备等电子设备上。
由于本发明实施例提供的显示面板300包括本发明实施例提供的任意一种阵列基板400，该显示面板300具备其所包含的阵列基板400所对应的有益效果，这里不再赘述。
综上，本发明提供了一种阵列基板，包括显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括布线区以及开孔区，所述第一显示区包围所述开孔区。所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连。所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。
可见，本方案中，将包围所述开孔区的第一显示区中的子像素选用双栅连接方式，降低了第一数据线的使用数量，使得开孔区周围的绕线数量减少，降低了开孔区与第一显示区之间的边框宽度。
除此，由于第一显示区中数据线的数量减少，使得位于布线区的数据线的绕线数量减少，相邻两条数据线之间的线间距可以变大，降低了相邻两条数据线之间的耦合电容。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (17)

1.一种阵列基板，其特征在于，包括：
显示区以及非显示区，所述显示区包括第一显示区以及第二显示区，所述非显示区包括第一非显示区以及第二非显示区，所述第一非显示区包围所述显示区，所述第二非显示区包括开孔区，所述第一显示区包围所述开孔区；
所述第一显示区设置有多条栅极线组以及多条第一数据线，所述栅极线组包括第一栅极线以及第二栅极线，所述多条栅极线组与所述第一数据线交叉限定出多个呈阵列排布的子像素，至少两列相邻的所述子像素与同一条所述第一数据线相连；同一行的所述子像素中，与同一条所述第一数据线电连接的两个所述子像素，一个所述子像素与所述第一栅极线相连，另一个所述子像素与所述第二栅极线相连；
所述第二显示区设置有多条栅极线以及多条第二数据线，所述多条栅极线与所述第二数据线交叉限定出多个呈阵列排布的子像素，同一列的所述子像素与同一条所述第二数据线连接，不同列的所述子像素与不同的所述第二数据线连接，同一行的所述子像素均与同一条所述栅极线相连，不同行的所述子像素与不同的所述栅极线相连。
2.根据权利要求1所述的阵列基板，其特征在于，位于所述第一显示区的所述子像素中，
奇数列的所述子像素和与其相邻的一个偶数列的所述子像素与同一条所述第一数据线相连，不同奇数列的所述子像素与不同的所述第一数据线连接；
同一行的所述子像素中，位于奇数列的所述子像素与所述第一栅极线相连，位于偶数列的所述子像素与所述第二栅极线相连。
3.根据权利要求1所述的阵列基板，其特征在于，与同一条所述第一数据线相连的两列所述子像素，一列所述子像素位于所述第一数据线的一侧，另一列所述子像素位于所述第一数据线的另一侧。
4.根据权利要求1所述的阵列基板，其特征在于，所述第一数据线包括第一子数据线、弯折引线以及第二子数据线，与同一条所述第一数据线相连的两列所述子像素中，一列所述子像素为第一子像素列，另一列所述子像素为第二子像素列；
所述第一子数据线位于所述第一子像素列远离所述第二子像素列的一侧，所述第二子数据线位于所述第一子像素列靠近所述第二子像素列的一侧，所述第一子数据线通过所述弯折引线与所述第二子数据线电连接。
5.根据权利要求1所述的阵列基板，其特征在于，相邻的m列所述子像素为一个子像素单元列，每个所述子像素单元列中，至少相邻的两列所述子像素与不同的所述第一数据线电连接且与相同的所述第一栅极线电连接，至少相邻的两列所述子像素与相同的所述第一数据线电连接且与不同的所述第二栅极线电连接，其中，m为正整数且大于等于3。
6.根据权利要求1所述的阵列基板，其特征在于，与位于同一行的所述子像素电连接的所述第一栅极线位于该行子像素的一侧，与位于同一行的所述子像素电连接的所述第二栅极线位于该行子像素的另一侧。
7.根据权利要求1所述的阵列基板，其特征在于，与位于同一行的所述子像素电连接的所述第一栅极线以及所述第二栅极线均位于该行子像素的同一侧。
8.根据权利要求1所述的阵列基板，其特征在于，所述非显示区包括开孔区以及布线区；
所述布线区位于所述显示区与所述开孔区之间，且所述显示区包围所述布线区，所述布线区设置有多条数据线引线以及栅极引线，所述第一数据线通过所述数据线引线与所述第二数据线电连接，多条所述栅极引线与多条所述栅极线一一对应连接。
9.根据权利要求8所述的阵列基板，其特征在于，多条所述数据引线包括不同层绝缘设置的第一数据引线以及第二数据引线，
所述第一数据引线与一条所述第一数据线以及一条所述第二数据线电连接，所述第二数据引线与另一条所述第一数据线以及所述第二数据线电连接。
10.根据权利要求9所述的阵列基板，其特征在于，所述第一数据引线在所述阵列基板上的投影与所述第二数据引线在所述阵列基板上的投影至少部分重叠。
11.根据权利要求4所述的阵列基板，其特征在于，所述栅极引线包括同层绝缘设置的第一栅极引线以及第二栅极引线；
所述第一栅极引线与所述第一栅极线电连接，所述第二栅极引线与所述第二栅极线电连接。
12.根据权利要求5所述的阵列基板，其特征在于，所述子像素单元列包括多个像素单元，每个所述像素单元包括红色子像素、绿色子像素以及蓝色子像素。
13.根据权利要求12所述的阵列基板，其特征在于，
每个所述像素单元还包括白色子像素。
14.一种栅极驱动电路，其特征在于，应用于如权利要求1-13中任意一项所述的阵列基板，包括多个级联的第一栅极驱动电路以及多个级联的第二栅极驱动电路，
各所述第一栅极驱动电路包括至少两个栅极信号输出端，每个所述栅极驱动电路的一个所述栅极信号输出端与位于所述第一显示区的一条所述第一栅极线相连，另一个所述栅极信号输出端与位于所述第一显示区的一条所述第二栅极线相连；
所述第二栅极驱动电路包括一个栅极信号输出端，所述栅极信号输出端与位于所述第二显示区的一条栅极线相连。
15.一种栅极驱动电路，其特征在于，应用于如权利要求1-13中任意一项所述阵列基板，包括位于所述显示区一侧的第一栅极驱动电路组以及位于所述显示区另一侧的第二栅极驱动电路组，所述第一栅极驱动电路组包括多个级联的第三栅极驱动电路以及第四栅极驱动电路，所述第二栅极驱动电路组包括多个级联的第五栅极驱动电路以及第六栅极驱动电路，
所述第三栅极驱动电路以及所述第四栅极驱动电路均包括一个栅极信号输出端，所述第三栅极驱动电路的栅极信号输出端与位于所述第一显示区的所述第一栅极线相连，多个所述第四栅极驱动电路的栅极信号输出端与位于所述第二显示区的部分所述栅极线相连；
所述第五栅极驱动电路以及所述第六栅极驱动电路均包括一个栅极信号输出端，所述第五栅极驱动电路的栅极信号输出端与位于所述第一显示区的所述第二栅极线相连，所述第六栅极驱动电路的栅极信号输出端与位于所述第二显示区的部分所述栅极线相连。
16.一种栅极驱动电路，其特征在于，应用于如权利要求1-13中任意一项所述阵列基板，包括位于所述显示区一侧的第三栅极驱动电路组以及位于所述显示区另一侧的第四栅极驱动电路组，所述第三栅极驱动电路组包括多个级联的第七栅极驱动电路，所述第四栅极驱动电路组包括多个级联的第八栅极驱动电路，
位于所述第一显示区同一行的所述子像素中，与位于开孔区一侧的所述子像素相连的栅极线和所述第七栅极驱动子电路的输出端相连，与位于开孔区另一侧的所述子像素相连的栅极线和所述第八栅极驱动子电路的输出端相连。
17.一种显示面板，其特征在于，包括：如权利要求1-13中任一项所述的阵列基板。
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