CN108807505B - 一种碳化硅mosfet器件及其制造方法 - Google Patents
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Abstract
本发明提供一种碳化硅MOSFET器件及其制造方法，本发明通过在普通碳化硅UMOSFET结构的基础上，通过形成不连续的栅极结构，并于两栅极结构之间引入两碳化硅深P注入区，同时于两碳化硅深P注入区之间引入金属或多晶硅。该金属或多晶硅与碳化硅N‑外延直接接触，形成具有整流特性的肖特基接触或者异质结接触，该改进对传统碳化硅UMOSFET基本特性有大幅优化作用的同时，实现了多子整流器件的集成，极大地优化了器件第三象限工作性能，同时，本发明具有米勒电容低、工艺简单以及易于实现的特点。
Description
技术领域
本发明属于功率半导体技术，具体的说，是涉及一种金属氧化物半导体场效应(MOSFET)器件结构及其制造方法。
背景技术
能源资源的开发与高效利用是人类发展永恒的主题。自人类历史进入21世纪以来，世界能源生产和消费仍以化石能源为主。结合当下能源资源的开发及利用的情况来说，化石能源在较长时期内仍然是人类生存和发展的能源基础。而化石能源终将枯竭，且易引发环境污染问题，由此引发的环境与可持续发展问题是人类必须面对的难题。电能作为人类可利用能源的主要形式之一，对其使用效率提升是应对世界能源问题的重要解决途径。电力***是人类利用电能和提高电能使用效率的必要途径，电力***对电能输运、管理以及使用的效率的高低，体现着电力***的现代化程度。具体来说，电力***主要是对电能的产生过程进行调节、测量、控制、保护、调度和通信等，这个过程中，功率半导体器件起到了核心的作用。功率半导体器件性能的高低，决定着大小电力***性能。从某种程度上来说，功率半导体器件性能的优劣，也关乎着节能减排效益高低。
传统功率器件由硅基功率器件主导，主要以晶闸管、功率PIN器件、功率双极结型器件、肖特基势垒二极管、功率MOSFET以及绝缘栅场效应晶体管为主，在全功率范围内均得到了广泛的应用，以其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，因研究人员对其机理研究较为透彻，性能均已接近硅材料的理论极限，已经很难通过对硅基功率器件的设计和优化达到性能上的大幅度提升。
以碳化硅(SiC)和氮化镓(GaN)等为代表的宽禁带半导体材料，亦称下一代半导体材料，以其优异的材料特性受到了功率器件设计人员的高度青睐。碳化硅材料是第三代半导体材料的典型代表，也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一。其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料。由于碳化硅功率器件可显著降低电子设备的能耗，故碳化硅功率器件享有“带动“新能源革命”的“绿色能源”器件”美名。
碳化硅MOSFET器件是以宽禁带半导体材料碳化硅制造的下一代半导体器件。其凭借优异的材料特性，被认为是具有全功率应用范围内替代传统硅基IGBT器件潜能的新一代半导体功率器件。然而，因MOS沟道的不理想导致MOS沟道迁移率过低，极大地限制了碳化硅MOSFET通态电流密度。因此，具有更高沟道密度、从而具有更大通态电流密度的碳化硅UMOSFET受到的广泛关注和研究。尽管碳化硅沟槽型MOSFET具有更低通态电阻以及更紧凑的元胞布局，由于底部栅氧化层电场过高的问题，给碳化硅沟槽型MOSFET长久使用带来可靠性问题。传统碳化硅UMOSFET结构如图1所示。
碳化硅MOSFET器件在应用中，通常需要与一个二极管反并联使用。通常有两种方式可以达到这个目的。其一是直接使用该器件P型基区与碳化硅N-漂移区、碳化硅N+衬底形成的寄生二极管。该寄生碳化硅二极管导通压降大，且反向恢复特性差，造成了较高的功率损耗，不利于其在功率市场中的推广；同时因工作速度低而导致工作效率低下，对于碳化硅MOSFET器件在实际电路应用中极为不利；其二是通过将器件与外部二极管反并联使用。该方法增加了金属互连数目，增加了寄生电感，不利于***可靠性的提升；同时，由于器件数目的增加，导致***体积增大，配套的散热需求也有所提升，封装成本也有所上升。以上种种问题使得碳化硅MOSFET器件在众多实际应用中的推广受到了阻碍。
发明内容
本发明需要解决的，即针对上述问题，提出一种能优化碳化硅MOSFET器件在逆变电路、斩波电路等应用中存在的栅介质层电场过高导致的鲁棒性差、功率损耗高、工作效率低、生产成本较高等问题的碳化硅MOSFET器件及其制造方法。本发明通过在碳化硅UMOSFET结构(如图1所示)的基础上，通过形成不连续的栅极结构，并于两栅极结构之间引入两碳化硅深P注入区，同时于两碳化硅深P注入区之间淀积金属或多晶硅。该金属或多晶硅与碳化硅N-外延直接接触，形成具有整流特性的肖特基接触或者异质结接触。当淀积的材料为金属时，所形成的接触，其势垒高度可以通过改变金属材料、工艺控制以及碳化硅N-外延浓度进行调节，最终形成较低导通压降(Von)的肖特基接触。通常该接触Von处于0.8V～1.6V的范围。从而实现正向工作性能优于寄生二极管的肖特基二极管的体内集成。由于该二极管为多子器件，反向恢复过程中由于不存在少子存储，具有更快的反向恢复时间、更低的反向恢复损耗以及更加的反向恢复可靠性，故相对于寄生二极管，具有更佳的反向恢复性能。该改进相对于体外反并联一个二极管的方式，显著减小了电力电子***体积，降低了封装花费。同时由于不具有与二极管之间的金属引线，避免了金属引线带来的寄生效应，从而提高了***应用可靠性。同时，相对于众多体内单块集成二极管的方式，本发明结构具有更为紧凑的元胞面积。集成二极管后的元胞面积与传统碳化硅双沟槽MOSFET完全相同，同时不影响MOSFET器件基本性能。故本发明结构具有良好的性能优势。若淀积的材料为多晶硅，所形成的接触为Si/SiC异质结接触。其特性与肖特基接触近似：同为多子器件，同时也具有整流特性。其正向导通压降Von通常认为1.1V，优于碳化硅MOSFET的寄生二极管特性，对于优化器件第三象限工作特性同样具有极佳的优化作用。另外，在肖特基接触金属材料或多晶硅以及栅极结构下方的碳化硅P+区在对肖特基接触金属材料或多晶硅起到保护作用的同时，也大幅降低了器件栅介质电场，优化了器件电场分布，提升了器件耐压水平。
为实现上述目的，本发明采用以下技术方案：
一种碳化硅MOSFET器件，元胞结构元胞结构包括自下而上依次设置的漏极金属1、碳化硅N+衬底2及碳化硅N-外延层3；所述碳化硅N-外延层3上方具有源沟槽，所述源沟槽由肖特基接触金属12或多晶硅13淀积填充，所述肖特基接触金属12或多晶硅13与碳化硅N-外延层3直接接触，形成具有整流特性的肖特基接触或Si/SiC异质结接触；所述半导体表面肖特基接触金属12左右两侧分别嵌入一个碳化硅深P掺杂区4，所述两个碳化硅深P掺杂区4深度深于肖特基接触金属12底部，肖特基接触金属12左侧碳化硅深P掺杂区4的左上方、肖特基接触金属12右侧碳化硅深P掺杂区4的右上方分别具有第一栅极结构、第二栅极结构，所述第一栅极结构右侧部分区域嵌入左侧的碳化硅深P掺杂区4，第二栅极结构左侧部分区域嵌入右侧的碳化硅深P掺杂区4，所述栅极结构深度浅于肖特基接触金属12，所述栅极结构包括栅介质层5、多晶硅栅6以及栅电极10，多晶硅栅6由栅介质层5包围，其上方通过栅电极10引出，所述第一栅极结构左侧具有第一台面结构，第二栅极结构右侧具有第二台面结构；所述台面结构其深度浅于栅极结构；所述台面结构均包括碳化硅Pbase区7、碳化硅P+接触区14和碳化硅N+源区8，所述第一台面结构中，碳化硅P+接触区14和碳化硅N+源区8位于半导体表面、碳化硅Pbase区7上方，同时碳化硅N+源区8及碳化硅Pbase区7于右侧与第一栅极结构紧密接触；所述第二台面结构中，碳化硅P+接触区14和碳化硅N+源区8位于半导体表面、碳化硅Pbase区7上方，同时碳化硅N+源区8及碳化硅Pbase区7于左侧与第二栅极结构紧密接触；器件表面由一层源极金属9覆盖，所述源极金属与栅电极10由硼磷硅玻璃BPSG11相隔。
作为优选方式，器件中不具有碳化硅P+接触区14，而在碳化硅N-外延层3左上方、碳化硅Pbase区7和碳化硅N+源区8左侧具有碳化硅深P掺杂区4，该碳化硅深P掺杂区4与栅极结构附近的碳化硅深P掺杂区4深度一致。
作为优选方式，所述肖特基接触金属12区域替代为多晶硅13；所述多晶硅13与肖特基接触金属12区域大小相同。
作为优选方式，所述肖特基接触金属12正下方、两碳化硅深P掺杂区4之间具有多晶硅13，该多晶硅13与碳化硅N-外延层3、肖特基接触金属12相接触。
作为优选方式，所述肖特基接触金属12下方的碳化硅深P掺杂区4于Z方向具有不连续的沟槽，其沟槽深度等于或小于碳化硅深P掺杂区4深度，沟槽内部以肖特基接触金属12或多晶硅13淀积填充，沟槽底部为碳化硅N-外延层3。
作为优选方式，所述碳化硅深P掺杂区4在Z方向朝栅极结构一侧呈凸字形分布，并于碳化硅深P掺杂区4的凹处以及栅极结构底部具有Split-gate结构。
作为优选方式，碳化硅材料用Si、Ge、GaAs、GaN、金刚石、硅锗、氧化镓半导体材料代替。
进一步地，所述的一种碳化硅MOSFET器件，其所用的宽、窄禁带材料不仅限于碳化硅、硅材料，对于其它由宽、窄禁带材料的组合同样适用。
为实现上述发明目的，本发明还提供一种碳化硅MOSFET器件的制造方法，包括以下步骤：
第1步：选取碳化硅片，作为后面的碳化硅N+衬底2、碳化硅N-外延层3；
第2步：通过高能离子注入工艺，进行铝离子注入，形成碳化硅Pbase区7，或通过外延方式形成碳化硅Pbase区7；
第3步：通过光刻、离子注入工序，利用PSD掩膜版进行磷离子注入，形成碳化硅P+接触区14；
第4步：通过光刻、离子注入工序，利用NSD掩膜版进行磷离子注入，形成碳化硅N+源区8；
第5步：通过光刻、高能离子注入工序，进行铝离子注入，形成碳化硅深P+掺杂区4，或通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的沟槽，并采用外延、刻蚀工艺，形成碳化硅深P掺杂区4；
第6步：通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的沟槽；
第7步：通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成肖特基接触金属12，通过刻蚀去除多余的金属；
第8步：通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的栅沟槽；
第9步：通过干氧氧化工艺形成栅介质层5；
第10步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成多晶硅栅6，通过刻蚀去除多余的多晶硅；
第11步：通过淀积、光刻以及刻蚀工艺形成栅电极10；
第12步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃BPSG11；
第13步：分别通过淀积、光刻以及刻蚀工艺形成源极金属9、漏极金属1，至此，器件制作完成。
进一步地，第7步中，所淀积的源沟槽肖特基接触金属12可替换为多晶硅13材料；
进一步地，也可以先完成栅极结构的工艺部分，再进行源沟槽刻蚀、淀积等工艺；
进一步地，可不进行第3步，而在第5步形成碳化硅深P掺杂区4时，同时在原第3步形成碳化硅P+接触区14处形成碳化硅深P掺杂区4；
进一步地，第6步沟槽刻蚀后，可以进行二次沟槽刻蚀，于源沟槽中央继续刻蚀，并在第7步淀积肖特基接触金属12之前，经淀积、刻蚀工艺，于二次沟槽中淀积多晶硅13；
进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部指定区域形成不连续的沟槽。二次刻蚀的沟槽深度等于碳化硅深P掺杂区4深度；
进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部指定区域形成不连续的沟槽。二次刻蚀的沟槽深度小于碳化硅深P掺杂区4深度；
进一步地，在第5步中，通过改变掩膜参数，形成碳化硅深P掺杂区4在Z方向朝栅极结构一侧呈凸字形分布，并在后续的栅沟槽步骤中，通过加大刻蚀力度，形成更深的沟槽，并于沟槽底部形成Split-gate结构。
以下阐述本发明原理：
碳化硅MOSFET器件在众多应用场合均需要与一个二极管反并联使用。若不考虑体内单片集成，则一般认为有两种方式可以达到这个目的。其一是直接使用碳化硅MOSFET器件碳化硅P型基区与碳化硅N-外延层3、碳化硅N+衬底2形成的寄生碳化硅PiN二极管。该寄生碳化硅PiN正向导通压降Von通常认为是3.1V，极大的正向导通压降对于低压功率下的应用极为不利，将显著地增大了器件通态损耗。同时，由于该器件属于双极器件，在通态因电导调制作用将产生少子的积累。尽管少子的积累在通态下能够降低通态压降，但对于开关瞬态、尤其是关断瞬态，由于少子存储导致的关断时间增长、关断损耗增加、反向峰值电流增加以及关断可靠性下降等问题，造成了该寄生二极管极差的反向恢复特性。因此对于反并联的二极管，必须具有低导通压降Von、快恢复的基本要求；其二是通过将器件与器件外部的二极管反并联使用。尽管该方法达到了低导通压降Von、快恢复的基本要求，但是该方法因器件个数增多、功率***增大、散热要求提升等众多因素引起生产成本的上升以及金属连线增加后可靠性的降低，使得外部并联二极管的选择并非处于最佳。这也促使其它实现反并联二极管方法的实现。本发明通过在普通碳化硅UMOSFET结构(如图1所示)的基础上，通过形成不连续的栅极结构，并于两栅极结构之间引入两碳化硅深P注入区，同时于两碳化硅深P注入区之间引入金属或多晶硅。该金属或多晶硅与碳化硅N-外延直接接触，形成具有整流特性的肖特基接触或者异质结接触。肖特基接触如图2所示；异质结接触如图4所示。所发明结构处于MOSFET阻断工作时，由于器件耐压部分由碳化硅深P掺杂区4与碳化硅N-外延层3提供，改进后的器件结构显著提高了器件耐压水平，由于碳化硅P+区4的屏蔽作用，肖特基接触或异质结接触的漏电得以大幅降低，同时降低了器件栅氧化层电场，从而提高了器件长久应用可靠性。所发明结构处于MOSFET正向工作时，由于碳化硅P+区4对器件雪崩击穿耐压的提升及对栅介质层的保护，器件JFET区域掺杂可以做得更高，从而降低MOSFET比导值，优化了器件导通性能。本发明结构对于器件第三象限工作具有极大的优化作用。当所淀积的材料为肖特基接触金属时，前文所提到的势垒高度可以通过调节金属种类、工艺条件以及碳化硅N-外延等方式，形成Von约为0.6V～2V的肖特基接触；同时由于碳化硅深P掺杂区4的保护功能，使得肖特基接触界面漏电较小。通常认为碳化硅PiN二极管的Von为3.1V左右。肖特基势垒二极管的嵌入，大大降低了器件第三象限工作下的通态损耗，同时肖特基势垒二极管属于多子器件，由于不存在少子存储效应，其具有更短的反向恢复时间，更低的关断损耗、更低的反向恢复峰值电流、更佳的反向恢复过程中器件的可靠性。当所淀积的材料为多晶硅时，多晶硅与碳化硅N-外延层3于源沟槽底部侧壁形成Si/SiC异质结接触。据相关文献报道，该异质结同样具有整流特性。其正向导通压降Von约为1.1V。同样相对于寄生二极管对于器件第三象限工作具有极大的改进作用。同时，由于其同样为多子器件，与肖特基二极管相似，同样具有极佳的反向恢复性能；为了提升器件第三象限工作特性，本发明还提供了一种器件结构，如图5所示。通过在源沟槽底部、两碳化硅深P掺杂区4之间进行二次刻蚀，并于该沟槽进行多晶硅的淀积。而源沟槽依旧以肖特基接触金属淀积。从整流接触面的增大情况来说，该改进增大了近40％左右的整流接触面，从而增大了二极管应用时的导通结面。一方面，据文献报道Si/SiC异质结正向导通特性优于肖特基二极管，故该改进有利于增大器件第三象限工作电流；另一方面，由于Si/SiC异质结漏电性能远优于肖特基接触，同时P型硅对于肖特基结面具有良好的屏蔽作用，使得肖特基结面漏电进一步降低。为进一步提高器件第三象限工作性能，所发明结构还提出了两种优化结构。即通过继续刻蚀指定源沟槽底部，于碳化硅深P掺杂区4内部形成不连续的沟槽结构。该沟槽结构同样以肖特基接触金属12或多晶硅13淀积填充。二次沟槽刻蚀的深度等于或者小于碳化硅深P掺杂区4深度，以增大肖特基/异质结接触面积，达到优化器件第三象限工作性能的目的；为了对器件动态特性进行优化，本发明还提供了在栅极结构底部形成不连续的Split-gate结构，如图10，图11所示。该结构有效地降低了器件栅漏正对面积，降低了器件开通过程中所必须的栅电荷数目，从而优化了器件开关特性，提升了器件开关速度。
综上所述，本发明的有益效果为：
一，本发明实现了肖特基势垒二极管(SBD)以及硅/碳化硅异质结的体内集成，从而在很大程度上优化了器件第三象限工作性能。所集成的肖特基势垒二极管(SBD)以及硅/碳化硅异质结具有极低的漏电；
二，相对于传统碳化硅UMOSFET器件，本发明结构具有更高耐压、更低的比导Ron.sp，同时栅介质电场的降低有利于器件长久应用可靠性能的提高；
三，相对于体外反并联二极管的方式，本发明结构降低了金属引线互连数量，减小了***寄生电感；降低了***器件数目，减小了***体积；降低了对散热***体积的要求；同时降低了封装成本。总的说来，所发明结构提升器件可靠性的同时，也降低了器件应用成本；
四，本发明还针对器件第三象限工作性能进行了多层次的优化，得到了更佳的MOSFET第三象限电路应用性能。
五，本发明结构与传统碳化硅UMOSFET器件生产工艺兼容，具有易于生产的工艺优势；
六，本发明还针对器件动态特性进行了优化。通过降低栅漏正对面积，减小了器件米勒电容，从而增大了器件开关速度；
附图说明
图1是传统碳化硅UMOSFET器件元胞结构示意图；
图2是实施例1提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图3是实施例2提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图4是实施例3提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图5是实施例4提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图6是实施例1结构“Region A”区域Z方向示意图；
图7是实施例5提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图8是实施例6提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图9是实施例1结构“Region B”区域Z方向示意图；
图10是实施例7提供的一种碳化硅MOSFET器件基本元胞结构示意图；
图11对实施例7提供的一种碳化硅MOSFET器件基本元胞结构示意图进行解释；
图12是本发明实施例8提供的碳化硅衬底示意图；
图13是本发明实施例8提供的通过离子注入工艺形成碳化硅Pbase区示意图；
图14是本发明实施例8提供的通过光刻、离子注入等工序，利用PSD掩膜版进行铝离子注入，形成碳化硅P+接触区示意图；
图15是本发明实施例8提供的通过光刻、离子注入等工序，利用NSD掩膜版进行磷离子注入，形成碳化硅N+源区示意图；
图16是本发明实施例8提供的通过光刻、离子注入工艺，形成碳化硅深P掺杂区示意图；
图17是本发明实施例8提供的通过沟槽刻蚀工艺，利用沟槽T掩膜版刻蚀出指定尺寸的源沟槽示意图；
图18是本发明实施例8提供的通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成肖特基接触金属示意图；
图19是本发明实施例8提供的通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的栅沟槽示意图；
图20是本发明实施例8提供的通过干氧氧化工艺形成栅介质层示意图；
图21是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成多晶硅栅示意图；
图22是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成栅电极示意图；
图23是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃BPSG示意图；
图24是本发明实施例8提供的通过淀积、光刻以及刻蚀工艺形成漏极金属、漏极金属示意图。
1为漏极金属，2为碳化硅N+衬底，3为碳化硅N-外延层，4为碳化硅深P掺杂区，5为栅介质层，6为多晶硅栅，7为碳化硅Pbase区，8为碳化硅N+源区，9为源极金属，10为栅电极，11为硼磷硅玻璃BPSG，12为肖特基接触金属，13为多晶硅，14为碳化硅P+接触区；15为Split-gate多晶硅。
具体实施方式
以下结合附图，本部分以一种1200V的碳化硅MOSFET器件为例，详细描述本发明的技术方案，同时对本发明的原理和特性做进一步的说明。所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种碳化硅MOSFET器件，如图2所示，元胞结构包括自下而上依次设置的漏极金属1、碳化硅N+衬底2及碳化硅N-外延层3；所述碳化硅N-外延层3上方具有源沟槽，所述源沟槽由肖特基接触金属12或多晶硅13淀积填充，所述肖特基接触金属12或多晶硅13与碳化硅N-外延层3直接接触，形成具有整流特性的肖特基接触或Si/SiC异质结接触；所述半导体表面肖特基接触金属12左右两侧分别嵌入一个碳化硅深P掺杂区4，所述两个碳化硅深P掺杂区4深度深于肖特基接触金属12底部，肖特基接触金属12左侧碳化硅深P掺杂区4的左上方、肖特基接触金属12右侧碳化硅深P掺杂区4的右上方分别具有第一栅极结构、第二栅极结构，所述第一栅极结构右侧部分区域嵌入左侧的碳化硅深P掺杂区4，第二栅极结构左侧部分区域嵌入右侧的碳化硅深P掺杂区4，所述栅极结构深度浅于肖特基接触金属12，所述栅极结构包括栅介质层5、多晶硅栅6以及栅电极10，多晶硅栅6由栅介质层5包围，其上方通过栅电极10引出，所述第一栅极结构左侧具有第一台面结构，第二栅极结构右侧具有第二台面结构；所述台面结构其深度浅于栅极结构；所述台面结构均包括碳化硅Pbase区7、碳化硅P+接触区14和碳化硅N+源区8，所述第一台面结构中，碳化硅P+接触区14和碳化硅N+源区8位于半导体表面、碳化硅Pbase区7上方，同时碳化硅N+源区8及碳化硅Pbase区7于右侧与第一栅极结构紧密接触；所述第二台面结构中，碳化硅P+接触区14和碳化硅N+源区8位于半导体表面、碳化硅Pbase区7上方，同时碳化硅N+源区8及碳化硅Pbase区7于左侧与第二栅极结构紧密接触；器件表面由一层源极金属9覆盖，所述源极金属与栅电极10由硼磷硅玻璃BPSG11相隔。其中，漏极金属1厚度为0.5μm～2μm，宽度为2～8μm，栅极金属10厚度为0.5μm～2μm，宽度为0.2～0.5μm，源极金属9厚度为4μm～6μm，宽度为2～8μm；碳化硅N+衬底2厚度为1～3μm，浓度为1e18～1e19cm-3；碳化硅N-外延层3厚度为6～10μm，浓度为1e15～1e16cm-3；碳化硅深P掺杂区4厚度为1～3μm，宽度为0.5～2μm，浓度为1e17～6e17cm-3；碳化硅Pbase区7厚度为0.3～0.8μm，宽度为0.5～1.1μm，浓度为6e16～4e17cm-3；碳化硅N+源区8厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为2e18～1e19cm-3；碳化硅P+接触区14厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为1e18～1e19cm-3；栅介质层5厚度为20～80nm；多晶硅栅6厚度为0.4～1μm，宽度为0.4～1μm。肖特基接触金属12厚度为1～2μm，宽度为0.4～1.5μm。本发明提供的一种碳化硅MOSFET，通过体内集成肖特基接触或异质结接触，在优化器件基本性能的同时，实现了对器件第三象限工作性能的优化，降低了功率***应用成本。
实施例2：
如图3所示，本实施例针与实施例1大致相同，不同之处在于：所述结构不具有碳化硅P+接触区14，而在碳化硅N-外延层3左上方、碳化硅Pbase区7和碳化硅N+源区8左侧具有碳化硅深P掺杂区4，该碳化硅深P掺杂区4与栅极结构附近的碳化硅深P掺杂区4深度一致。该改进有助于加强碳化硅深P掺杂区4对半导体表面结构的保护，使得器件长久应用可靠性得到了提升。
实施例3：
本实施例其结构与实施例1大致相同，不同之处在于：所使用的肖特基接触金属12区域以多晶硅13代替，如图4所示。同样在源沟槽底部侧壁与碳化硅N-外延层3形成具有整流接触的Si/SiC异质结结构。该异质结结构正向导通压降Von约为1.1V，对于器件第三象限工作同样具有不错的提升作用。同时，由于该异质结属于多子器件，使得二极管具有良好的反向恢复性能。
实施例4：
如图5所示，本实施例与实施例1不同之处在于，所述肖特基接触金属12正下方、两碳化硅深P掺杂区4之间具有多晶硅13区。该多晶硅13与碳化硅N-外延层3、肖特基接触金属12相接触。多晶硅13的引入，增加了器件第三象限工作面积、降低了器件阻断态下的漏电，对于器件第三象限的电学性能具有良好的优化效果。
实施例5：
本实施例与实施例1不同之处在于：如图7中Region A所示，所述肖特基接触金属12下方的碳化硅深P掺杂区4于Z方向具有不连续的沟槽，其沟槽深度等于碳化硅深P掺杂区4深度，沟槽内部以肖特基接触金属12或多晶硅13淀积填充，沟槽底部为碳化硅N-外延层3。实施例1源沟槽下方结构如图6中Region A所示。相对于实施例1，本实施例优化了器件第三象限工作时的通态电流密度。
实施例6：
本实施例其结构与实施例5大致相同，不同之处在于：其沟槽深度小于碳化硅深P掺杂区4深度，如图8中Region A所示。相对于实施例5而言，本实施例具有更低的阻断态下的漏电，使得嵌入的二极管具有更佳的可靠性。
实施例7：
本实施例其结构与实施例1大致相同，不同之处在于，所述碳化硅深P+掺杂区4在Z方向朝栅极结构一侧呈凸字形分布，并于碳化硅深P+掺杂区4的凹处以及栅极结构底部具有Split-gate结构，如图10中Region B区域所示。实施例1结构中的Reigon B区域如图9所示。该方式有效地降低了器件栅漏正对面积，降低了器件开通过程中所必须的栅电荷数目，从而优化了器件开关特性，提升了器件开关速度。
实施例8：
本实施例同样以1200V的碳化硅MOSFET器件制造方法为例，对上述1～7实施例的具体实现方式进行说明，根据本领域常识，可根据实际需求制备不同性能参数的器件。
第1步：选取合适电阻率与厚度的碳化硅片，即作为后面的碳化硅N+衬底2、碳化硅N-区3，如图12所示。其中，碳化硅N+衬底2厚度为1～3μm，浓度为1e18～1e19cm-3；碳化硅N-外延层3厚度为6～10μm，浓度为1e15～1e16cm-3；
第2步：通过高能离子注入工艺，注入能量约为1500～1900keV，进行铝离子注入，形成碳化硅Pbase区7。该步骤也可以通过外延方式形成厚度为0.3～0.8μm，宽度为0.5～1.1μm，浓度为6e16～4e17cm-3碳化硅Pbase区7。形成碳化硅Pbase区7后的器件如图13所示；
第3步：通过光刻、离子注入等工序，利用PSD掩膜版进行铝离子注入，注入能量约为1300～1800keV。厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为1e18～1e19cm-3的形成碳化硅P+接触区14，如图14所示；
第4步：通过光刻、离子注入等工序，利用NSD掩膜版进行磷离子注入，注入能量约为1300～1700keV。厚度为0.2～0.4μm，宽度为0.2～0.3μm，浓度为2e18～1e19cm-3的形成碳化硅N+源区8，如图15所示；
第5步：通过光刻、离子注入等工序，进行铝离子注入，注入能量为1700～2000keV，形成厚度为1～3μm，宽度为0.5～2μm，浓度为1e17～6e17cm-3的碳化硅深P掺杂区4。如图16所示。该工艺也可以通过刻蚀、外延工艺形成碳化硅深P+掺杂区4；
第6步：通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出厚度为1～2μm，宽度为0.4～1.5μm的源沟槽，如图17所示；
第7步：通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成厚度为1～2μm，宽度为0.4～1.5μm的肖特基接触金属12，通过刻蚀去除多余的金属。如图18所示；
第8步：通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出厚度为0.4～1μm，宽度为0.4～1μm的栅沟槽，如图19所示；
第9步：在约1000℃～1400℃的温度下，通过干氧氧化工艺形成厚度为20～80nm的栅介质层5，如图20所示；
第10步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成厚度为0.4～1μm，宽度为0.4～1μm的多晶硅栅6，通过刻蚀去除多余的多晶硅。如图21所示；
第11步：通过淀积、光刻以及刻蚀工艺形成厚度为0.5μm～2μm，宽度为0.2～0.4μm的栅电极10，如图22所示。
第12步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃BPSG11，如图23所示。
第13步：分别通过淀积、光刻以及刻蚀工艺形成厚度为4μm～6μm，宽度为2～8μm的源极金属9、厚度为0.5μm～2μm，宽度为2～8μm的漏极金属1。至此，器件制作完成，如图24所示。
进一步地，在第10步中所淀积的多晶硅13，既可以是N型多晶硅，也可以是P型多晶硅；
进一步地，可不进行第3步，而在第5步形成碳化硅深P掺杂区4时，同时在原第3步形成碳化硅P+接触区14处形成碳化硅深P掺杂区4，以利于碳化硅深P掺杂区4对于半导体表面功能区的保护；
进一步地，第7步中，所淀积的源沟槽肖特基接触金属12也可替换为多晶硅13材料；该多晶硅同样既可以是N型多晶硅，也可以是P型多晶硅；
进一步地，第6步沟槽刻蚀后，可以进行二次沟槽刻蚀，于源沟槽中央继续刻蚀，并在第7步淀积肖特基接触金属12之前，经淀积、刻蚀工艺，于二次沟槽中淀积多晶硅13，以扩大整流接触面积，优化二极管应用性能；
进一步地，在第6步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部指定区域形成不连续的沟槽。二次刻蚀的沟槽深度等于后期形成的碳化硅深P掺杂区4深度，即厚度为1～2μm；
进一步地，在第5步形成源沟槽后，可以再增加一次刻蚀，于原源沟槽底部指定区域形成不连续的沟槽。二次刻蚀的沟槽深度小于后期形成的碳化硅深P掺杂区4深度，即厚度最小小于1um，最大小于2um；
进一步地，也可以先完成栅极结构的工艺部分，再进行源沟槽刻蚀、淀积等工艺；
进一步地，在第5步中，通过改变掩膜参数，形成碳化硅深P掺杂区4在Z方向朝背向另一碳化硅深P掺杂区4呈凸字形分布，并在后续的栅沟槽步骤中，通过加大刻蚀力度，形成更深的沟槽，并于沟槽底部形成Split-gate结构。
同时需要申明的是：本领域工程技术人员根据本领域基本知识可以知道，本发明所述的一种碳化硅功率MOSFET器件结构中，所用的P型多晶硅亦可以采用N型多晶硅实现，也可通过P型单晶硅实现，当然还可通过N型单晶硅实现；所用的介质材料除了可以采用二氧化硅(SiO2)实现，也可通过采用氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料实现；所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种碳化硅MOSFET器件，其特征在于：元胞结构包括自下而上依次设置的漏极金属（1）、碳化硅N+衬底（2）及碳化硅N-外延层（3）；所述碳化硅N-外延层（3）上方具有源沟槽，所述源沟槽由肖特基接触金属（12）淀积填充，所述肖特基接触金属（12）与碳化硅N-外延层（3）直接接触，形成具有整流特性的肖特基接触；所述肖特基接触金属（12）左右两侧分别嵌入一个碳化硅深P掺杂区（4），所述碳化硅深P掺杂区（4）深度深于肖特基接触金属（12）底部，肖特基接触金属（12）左侧碳化硅深P掺杂区（4）的左上方、肖特基接触金属（12）右侧碳化硅深P掺杂区（4）的右上方分别具有第一栅极结构、第二栅极结构，所述第一栅极结构右侧部分区域嵌入左侧的碳化硅深P掺杂区（4），第二栅极结构左侧部分区域嵌入右侧的碳化硅深P掺杂区（4），所述栅极结构深度浅于肖特基接触金属（12），所述栅极结构包括栅介质层（5）、多晶硅栅（6）以及栅电极（10），多晶硅栅（6）由栅介质层（5）包围，其上方通过栅电极（10）引出，所述第一栅极结构左侧具有第一台面结构，第二栅极结构右侧具有第二台面结构；所述台面结构其深度浅于栅极结构；所述台面结构均包括碳化硅P型基区（7）、碳化硅P+接触区（14）和碳化硅N+源区（8），所述第一台面结构中，碳化硅P+接触区（14）和碳化硅N+源区（8）位于半导体表面、碳化硅P型基区（7）上方，同时碳化硅N+源区（8）及碳化硅P型基区（7）于右侧与第一栅极结构紧密接触；所述第二台面结构中，碳化硅P+接触区（14）和碳化硅N+源区（8）位于半导体表面、碳化硅P型基区（7）上方，同时碳化硅N+源区（8）及碳化硅P型基区（7）于左侧与第二栅极结构紧密接触；器件表面由一层源极金属（9）覆盖，所述源极金属与栅电极（10）由硼磷硅玻璃BPSG（11）相隔。
2.根据权利要求1所述的一种碳化硅MOSFET器件，其特征在于：器件中不具有碳化硅P+接触区（14），而在碳化硅N-外延层（3）左上方、碳化硅P型基区（7）和碳化硅N+源区（8）左侧具有碳化硅深P掺杂区（4），该碳化硅深P掺杂区（4）与栅极结构附近的碳化硅深P掺杂区（4）深度一致。
3.根据权利要求1所述的一种碳化硅MOSFET器件，其特征在于：所述肖特基接触金属（12）区域替代为多晶硅（13）；所述多晶硅（13）与肖特基接触金属（12）区域大小相同。
4.根据权利要求1~2任意一项所述的一种碳化硅MOSFET器件，其特征在于：所述肖特基接触金属（12）正下方、两碳化硅深P掺杂区（4）之间具有多晶硅（13），该多晶硅（13）与碳化硅N-外延层（3）、肖特基接触金属（12）相接触。
5.根据权利要求1~2任意一项所述的一种碳化硅MOSFET器件，其特征在于：所述肖特基接触金属（12）下方的碳化硅深P掺杂区（4）于Z方向具有不连续的沟槽，其沟槽深度等于或小于碳化硅深P掺杂区（4）深度，沟槽内部以肖特基接触金属（12）或多晶硅（13）淀积填充，沟槽底部为碳化硅N-外延层（3）。
6.根据权利要求1~3任意一项所述的一种碳化硅MOSFET器件，其特征在于：所述碳化硅深P掺杂区（4）在Z方向朝栅极结构一侧呈凸字形分布，并于碳化硅深P掺杂区（4）的凹处以及栅极结构底部具有Split-gate结构。
7.根据权利要求1所述的一种碳化硅MOSFET器件，其特征在于：碳化硅材料用Si、Ge、GaAs、GaN、金刚石、硅锗、氧化镓半导体材料代替。
8.一种碳化硅MOSFET器件的制造方法，其特征在于，包括以下步骤：
第1步：选取碳化硅片，作为后面的碳化硅N+衬底（2）、碳化硅N-外延层（3）；
第2步：通过高能离子注入工艺，进行铝离子注入，形成碳化硅P型基区（7），或通过外延方式形成碳化硅P型基区（7）；
第3步：通过光刻、离子注入工序，利用PSD掩膜版进行磷离子注入，形成碳化硅P+接触区（14）；
第4步：通过光刻、离子注入工序，利用NSD掩膜版进行磷离子注入，形成碳化硅N+源区（8）；
第5步：通过光刻、高能离子注入工序，进行铝离子注入，形成碳化硅深P掺杂区（4），或通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的沟槽，并采用外延、刻蚀工艺，形成碳化硅深P掺杂区（4）；
第6步：通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的沟槽；
第7步：通过淀积及刻蚀工艺，在源沟槽底部淀积一层金属，形成肖特基接触金属（12），通过刻蚀去除多余的金属；
第8步：通过沟槽刻蚀工艺，利用沟槽掩膜版刻蚀出指定尺寸的栅沟槽；
第9步：通过干氧氧化工艺形成栅介质层（5）；
第10步：通过淀积及刻蚀工艺，在栅沟槽内淀积一层多晶硅，形成多晶硅栅（6），通过刻蚀去除多余的多晶硅；
第11步：通过淀积、光刻以及刻蚀工艺形成栅电极（10）；
第12步：通过淀积、光刻以及刻蚀工艺形成硼磷硅玻璃BPSG（11）；
第13步：分别通过淀积、光刻以及刻蚀工艺形成源极金属（9）、漏极金属（1），至此，器件制作完成。
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