CN108807279B - 半导体结构与其制作方法 - Google Patents
半导体结构与其制作方法 Download PDFInfo
- Publication number
- CN108807279B CN108807279B CN201810664793.5A CN201810664793A CN108807279B CN 108807279 B CN108807279 B CN 108807279B CN 201810664793 A CN201810664793 A CN 201810664793A CN 108807279 B CN108807279 B CN 108807279B
- Authority
- CN
- China
- Prior art keywords
- layer
- buffer
- substrate
- nanowire
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 122
- 239000000463 material Substances 0.000 claims abstract description 85
- 239000002070 nanowire Substances 0.000 claims abstract description 68
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 36
- 235000012239 silicon dioxide Nutrition 0.000 claims description 32
- 239000000377 silicon dioxide Substances 0.000 claims description 32
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 15
- 230000007423 decrease Effects 0.000 claims description 9
- 230000007547 defect Effects 0.000 abstract description 35
- 230000008569 process Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本申请提供了一种半导体结构与其制作方法。该半导体结构的制作方法包括：步骤S1，形成具有凹槽的基底，基底包括衬底与介电层；步骤S2，在凹槽中设置半导体材料，形成纳米线；步骤S3，在纳米线的裸露表面上以及介电层的裸露表面设置结构层，纳米线的材料与结构层的材料相同的制作方法中，在基底中形成凹槽，然后在凹槽中填充半导体材料，形成纳米线，该纳米线的材料与结构层的材料相同，这样该纳米线实际上作为该结构层的种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作方法。
背景技术
InP作为高迁移率材料可以应用在CMOS的沟道区域中，同它的III-V族化合物一样，对于大规模光子器件的制作来说，InP缺乏大面积的衬底，而且InP和Si材料比较不具备成本优势。而大面积的硅衬底的制作工艺已经比较成熟了，并且，硅衬底的最大面积已经达到450mm。现有技术中，很多文章已经报道了采用基于二氧化硅层的横向生长的多种不同方法在Si衬底上生长InP层的方案。
但是，这些方法中无法制作得到质量较好且面积较大，成本较低的InP基体。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中无法制作得到质量较好且面积较大的InP基体的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该半导体结构的制作方法包括：步骤S1，形成具有凹槽的基底，上述基底包括衬底与介电层；步骤S2，在上述凹槽中设置半导体材料，形成纳米线；步骤S3，在上述纳米线的裸露表面上以及上述介电层的裸露表面设置结构层，上述纳米线的材料与上述结构层的材料相同。
进一步地，上述凹槽的深宽比在2:1～6:1之间。
进一步地，上述步骤S1包括：提供上述衬底；在上述衬底的表面上设置上述介电层；在上述基底的至少上述介电层中开设上述凹槽。
进一步地，在设置上述介电层之前，上述步骤S1还包括：在上述衬底的表面上设置第一缓冲层，上述第一缓冲层的材料的晶格常数的最大值为a1，上述衬底的材料的晶格常数为a2，上述结构层的材料的晶格常数为a3，且a2<a1<a3，上述介电层设在上述第一缓冲层的远离上述衬底的表面上。
进一步地，上述步骤S2包括：在上述凹槽中设置第二缓冲层，上述第二缓冲层的材料的晶格常数的最大值为a4，上述衬底的材料的晶格常数为a2，上述结构层的材料的晶格常数为a3，a2<a4<a3；在上述第二缓冲层的远离上述基底的表面上设置上述纳米线。
进一步地，上述第一缓冲层包括多个第一缓冲子层，多个上述第一缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上依次增大或者减小。
进一步地，上述第一缓冲层包括两个第一缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层。
进一步地，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第一缓冲子层为Si(1-X)GeX层，上述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0。
进一步地，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第一缓冲子层为弛豫Ge层，上述第二个第一缓冲子层为弛豫GeSnSi层。
进一步地，上述第二缓冲层包括多个第二缓冲子层，多个上述第二缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上依次增大或者减小。
进一步地，上述第二缓冲层包括两个第二缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。
进一步地，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第二缓冲子层为Si(1-X)GeX层，上述第二个第二缓冲子层为GaAs层，其中，0≤X≤1.0。
进一步地，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第二缓冲子层为弛豫Ge层，上述第二个第二缓冲子层为弛豫GeSnSi层。
进一步地，上述步骤S2中，上述纳米线未填满上述凹槽，在设置上述纳米线之后，上述步骤S2还包括：去除部分上述介电层，使得上述纳米线突出于上述介电层。
根据本申请的另一方面，提供了一种半导体结构，该半导体结构采用任意一种上述的制作方法制作而成。
根据本申请的再一方面，提供了一种半导体结构，该半导体结构包括：具有凹槽的基底，上述基底包括衬底与介电层；纳米线，设置在上述凹槽中；结构层，设置在上述纳米线的远离上述基底的表面上以及上述介电层的远离上述衬底的表面上，上述结构层的材料与上述纳米线的材料相同。
进一步地，上述半导体结构还包括第一缓冲层和/或第二缓冲层，上述第一缓冲层设置在上述介电层和上述衬底之间，上述第二缓冲层设置在上述凹槽中，且上述纳米线设置在上述凹槽中的上述第二缓冲层的远离上述介电层的表面上，上述第一缓冲层的材料的晶格常数的最大值为a1，上述第二缓冲层的材料的晶格常数的最大值为a4，上述衬底的材料的晶格常数为a2，上述结构层的材料的晶格常数为a3，a2<a1<a3，a2<a4<a3。
进一步地，上述第一缓冲层包括多个第一缓冲子层，和/或上述第二缓冲层包括多个第二缓冲子层；优选上述第一缓冲层包括两个第一缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层，上述第二缓冲层包括多个第二缓冲子层，上述第二缓冲层包括两个第二缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。
进一步地，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第一缓冲子层为Si(1-X)GeX层，上述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0，或者，上述第一个第一缓冲子层为弛豫Ge层，上述第二个第一缓冲子层为弛豫GeSnSi层；上述第一个第二缓冲子层为Si(1-X)GeX层，上述第二个第二缓冲子层为GaAs层，其中，0≤X≤1.0，或者，上述第一个第二缓冲子层为弛豫Ge层，上述第二个第二缓冲子层为弛豫GeSnSi层。
进一步地，上述凹槽的深宽比在2:1～6:1之间。
应用本申请的技术方案，上述的制作方法中，在基底中形成凹槽，然后在凹槽中填充半导体材料，形成纳米线，该纳米线的材料与结构层的材料相同，这样该纳米线实际上作为该结构层的种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图5示出了本申请的一种实施例中的半导体结构的制作过程的结构示意图；以及
图6至图11示出了本申请的另一种实施例中的半导体结构的制作过程的结构示意图。
其中，上述附图包括以下附图标记：
10、基底；11、衬底；12、第一缓冲层；121、第一个第一缓冲子层；122、第二个第一缓冲子层；13、介电层；14、凹槽；20、第二缓冲层；21、第一个第二缓冲子层；22、第二个第二缓冲子层；30、纳米线；40、结构层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中无法制作得到质量较好且面积较大的InP基体，为了解决如上的技术问题，本申请提出了一种半导体结构与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体结构的制作方法，该制作方法包括：步骤S1，形成具有凹槽的基底，上述基底包括衬底与介电层，如图2所示；步骤S2，在上述凹槽中设置与上述衬底的材料不同的半导体材料，形成纳米线，如图3所示；步骤S3，在上述纳米线的裸露表面上以及上述介电层的裸露表面设置结构层，如图5所示，上述纳米线的材料与上述结构层的材料相同。
上述的制作方法中，在基底中形成凹槽，然后在凹槽中选择性填充半导体材料，特别是异质结构外延时采用介质层缺陷限制技术，有效地减少了缺陷并提高了材料的质量。采用这种方法形成纳米线，该纳米线的材料与设计的结构层的材料种类相同，该纳米线实际上作为该结构层的种子层，使得后续再外延生长时，晶格失配为最小，得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
需要说明的是，本申请的中的介电层由介电材料形成，其作用为绝缘隔离，本领域技术人员可以根据实际情况选择合适的介电材料形成本申请的上述介电层，例如，可以选择二氧化硅、氮化硅以及硅氧氮的化合物。具体可以采用任何可行的方式生长，比较常见的是采用PECVD或LPCVD。
并且，上述的制作方法可以应用在除硅以外的其他半导体材料的生长过程，进而可以形成大面积且质量较好的基体，例如InP基体。
凹槽的深宽比越大，越能够限制缺陷的生成，但是这样的凹槽使得半导体材料不容易完全填充进入，因此，为了使得步骤S2中的半导体材料更容易地设置在凹槽中，并且同时进一步限制缺陷的生长，保证形成的种子层中的缺陷数量较少，本申请的一种实施例中，上述凹槽的深宽比在2:1～6:1之间。
当然，本申请中的凹槽的深宽比并不限于上述的比例范围，根据实际工艺的情况，本领域技术人员可以根据实际情况设置合适的深宽比的凹槽。
本申请的一种实施例中，上述步骤S1包括：提供上述衬底；在上述衬底的表面上设置上述介电层；在上述基底的至少上述介电层中开设上述凹槽。该过程中的制作工艺可以采用现有技术中的常用的工艺，例如在衬底上生长介电层可以采用热氧化法或者PECVD法等等，开设凹槽可以采用湿法刻蚀或者干法刻蚀。本领域技术人员可以根据实际情况选择合适的工艺方法实施上述的工艺过程。
为了进一步降低最终生长得到的结构层中具有较少的缺陷，质量较好，本申请的一种实施例中，在设置上述介电层之前，上述步骤S1还包括：在上述衬底的表面上设置第一缓冲层，上述第一缓冲层的材料的晶格常数的最大值为a1，上述衬底的材料的晶格常数为a2，上述结构层的材料的晶格常数为a3，且a2<a1<a3，上述介电层设在上述第一缓冲层的远离上述衬底的表面上。缓冲层的晶格常数介于结构层的晶格常数和衬底的晶格常数之间，这样可以使得晶格常数逐渐变化，避免了晶格常数的突变导致的缺陷较多的问题，从而进一步减少了结构层中的缺陷的数量，进一步使得结构层的质量较好。
当然，本申请的缓冲层可以不直接设置在衬底上，还可以设置在凹槽中，具体地，上述步骤S2包括：在上述凹槽中设置第二缓冲层，上述第二缓冲层的材料的晶格常数的最大值为a4，上述衬底的材料的晶格常数为a2，上述结构层的材料的晶格常数为a3，且a2<a4<a3；在上述第二缓冲层的远离上述基底的表面上设置上述纳米线。该第二缓冲层的作用与上述的第一缓冲层的作用相同，也是使得晶格常数逐渐变化，减少结构层中的缺陷的数量。
需要说明的是，上述的第一缓冲层和第二缓冲层的材料和厚度等参数可以相同也可以不同，本领域技术人员可以根据实际情况选择合适的材料形成本申请的上述第一缓冲层和第二缓冲层。
另外，需要说明的是，本申请中的第一缓冲层和第二缓冲层可以同时设置，也可以只设置一个，即在具体的形成过程中，可以只设置第一缓冲层，也可以只设置第二缓冲层，还可以既设置第一缓冲层，又设置第二缓冲层，具体是，在衬底的表面上设置第一缓冲层，然后设置介电层，之后开设凹槽，之后，在凹槽中填充第二缓冲层。
本申请中的第一缓冲层具体可以由一个或多个第一缓冲子层形成，本领域技术人员可以根据实际情况选择设置一个或多个第一缓冲子层来形成本申请的第一缓冲层，对于第一缓冲层的具体材料，本领域技术人员可以根据实际情况选择合适的材料形成上述第一缓冲层，只要其满足上述的晶格常数的关系即可。
为了进一步减少形成的结构层中的缺陷的数量，本申请中的一种实施例中，上述第一缓冲层包括多个第一缓冲子层，多个上述第一缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上依次增大或者减小。这样可以使得纳米线与衬底之间的晶格常数的逐渐变化，从而减小纳米线中的缺陷的数量，进而进一步减少形成的结构层中的缺陷的数量。
一种具体的实施例中，如图3至图5所示，上述第一缓冲层包括两个第一缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层。这样的第一缓冲层既可以起到很好地降低结构层中的缺陷数量的租用，还可以减少工艺制程，提高制作效率。
本申请的再一种具体的实施例中，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第一缓冲子层为Si(1-X)GeX层，上述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0。这样的第一缓冲层的结构可以进一步保证形成的InP层中的缺陷的数量较少，从而可以在硅上形成大面积且质量较好的InP基底。
当然，当上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层时，上述的第一缓冲层的具体结构并不限于上述的两个第一缓冲子层，还可以是其他材料形成的第一缓冲子层，本领域技术人员可以根据实际情况选择合适的材料形成第一缓冲子层，只要其为半导体材料且晶格常数满足上述的要求即可。例如，本申请的另一种具体的实施例中，当上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层时，上述第一个第一缓冲子层为弛豫Ge层，上述第二个第一缓冲子层为弛豫GeSnSi层。该实施例中的两个第一缓冲子层也可以很好减少形成的结构层中的缺陷数量。
本申请的又一种实施例中，上述第二缓冲层包括多个第二缓冲子层，多个上述第二缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上依次增大或者减小。多个第二缓冲子层使得纳米线与衬底之间的晶格常数逐渐变化，从而使得形成的种子层的质量较好，从而进一步保证形成的结构层中的缺陷数量较少。
多个上述第一缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上可以依次增加或者依次减小，具体是增大还是减小，取决于衬底和结构层的晶格常数的大小关系，若衬底的晶格常数较大，结构层的晶格常数较小，则应该多个上述第一缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上依次减小，若衬底的晶格常数较小，结构层的晶格常数较大，则应该多个上述第一缓冲子层的材料的最大晶格常数沿着远离上述衬底的方向上依次增大。同样地，这个设置原理也适用于多个上述第二缓冲子层的材料的最大晶格常数的设置。
为了保证形成的InP层中的缺陷的数量较少的同时，减少工艺制程，提高半导体结构的制作效率，从而可以高效率地在硅上形成大面积且质量较好的InP基体，本申请中一种实施例中，如图7和图8所示，上述第二缓冲层包括两个第二缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。
与第一缓冲层的具体情况相同，当上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层时，上述第一个第二缓冲子层为Si(1-X)GeX层，上述第二个第二缓冲子层为GaAs层，其中，0≤X≤1.0；或者上述第一个第二缓冲子层为弛豫Ge层，上述第二个第二缓冲子层为弛豫GeSnSi层。这两种具体的第二缓冲层的结构可以进一步保证形成种子层以及结构层中的缺陷的数量较少。
当然，第二缓冲层中的第二缓冲子层的具体材料并不限于上述的两种情况，还可以其他的合适的半导体材料，只要能够满足晶格常数的关系，起到晶格常数的缓冲作用即可。
本申请的另一种实施例中，上述步骤S2中，上述纳米线未填满上述凹槽，如图3或9所示，在设置上述纳米线之后，上述步骤S2还包括：去除部分上述介电层，使得上述纳米线突出于上述介电层，如图4与图10所示，突出的材料有利于侧向生长，从而在后续的生长结构层的过程中，容易形成大面积的薄膜。
需要说明的是，本申请中的在基底中形成的凹槽的数量可以是一个也可以是多个，本领域技术人员可以根据实际情况选择形成合适数量的凹槽。当设置多个凹槽时，多个凹槽间隔设置，并且，纳米线与凹槽一一对应，当有多个凹槽时，纳米线也有多个，也是间隔设置的。
本申请中的衬底可以是现有技术中任意一种可以作为衬底的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的上述衬底，例如可以选择Si、Ge、GaAs或者GeSnSi。
本申请中的结构层并不限于上述的InP层，还可以是其他的半导体材料，例如其他的三五族化合物等，本领域技术人员可以根据实际情况设置合适的结构层的材料。
本申请中的上述制作方法形成的半导体结构可以是一个器件的基底，也可以是一个器件中的功能结构，具体可以根据实际情况进行应用。
本申请的另一种典型的实施方式中，提供了一种半导体结构，上述的半导体结构由上述的任一种的制作方法制作而成。
该半导体结构由于采用上述的制作方法制作而成，使得其中的结构层的缺陷数量较少，质量较好，从而保证了该半导体结构的性能较好。
本申请的再一种典型的实施方式中，提供了一种半导体结构，如图5和图11所示，该半导体结构包括：具有凹槽的基底、纳米线以及结构层，其中，上述基底包括衬底与介电层；纳米线设置在上述凹槽中；结构层设置在上述纳米线的远离上述基底的表面上以及上述介电层的远离上述衬底的表面上。
该半导体结构中，由于在结构层形成之前，首先形成了纳米线，该纳米线作为种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
为了进一步减小形成的种子层中的缺陷的数量，从而减小形成的结构层中的缺陷的数量，本申请的一种实施例中，上述半导体结构还包括第一缓冲层和/或第二缓冲层，上述第一缓冲层设置在上述介电层和上述衬底之间，上述第二缓冲层设置在上述凹槽中，且上述纳米线设置在上述凹槽中的上述第二缓冲层的远离上述介电层的表面上，上述第一缓冲层的材料的晶格常数的最大值为a1，上述第二缓冲层的材料的晶格常数的最大值为a4，上述衬底的材料的晶格常数为a2，上述结构层的材料的晶格常数为a3，a2<a1<a3，a2<a4<a3。
本申请的另一种实施例中，上述第一缓冲层包括多个第一缓冲子层，和/或上述第二缓冲层包括多个第二缓冲子层，这样可以进一步减少形成的结构层中的缺陷的数量。
为了保证形成的InP层中的缺陷的数量较少的同时，减少工艺制程，提高半导体结构的制作效率，从而可以高效率地在硅上形成大面积且质量较好的InP基体，本申请中一种实施例中，如图5所示，如图上述第一缓冲层包括两个第一缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层，如图11所示，上述第二缓冲层包括多个第二缓冲子层，上述第二缓冲层包括两个第二缓冲子层，分别为沿远离上述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。
本申请的再一种具体的实施例中，上述衬底为Si层，上述介电层为二氧化硅层，上述结构层为InP层，上述第一个第一缓冲子层为Si(1-X)GeX层，上述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0，或者，上述第一个第一缓冲子层为弛豫Ge层，上述第二个第一缓冲子层为弛豫GeSnSi层；这样的第一缓冲层的结构可以进一步保证形成的InP层中的缺陷的数量较少，从而可以在硅上形成大面积且质量较好的InP基体。
上述第一个第二缓冲子层为Si(1-X)GeX层，上述第二个第二缓冲子层为GaAs层，其中，0≤X≤1.0，或者，上述第一个第二缓冲子层为弛豫Ge层，上述第二个第二缓冲子层为弛豫GeSnSi层。这样的第二缓冲层的结构可以进一步保证形成的InP层中的缺陷的数量较少，从而可以在硅上形成大面积且质量较好的InP基体。
基底中的凹槽的深宽比越大，越能够限制缺陷的生成，但是这样的凹槽使得半导体材料不容易填充进入，因此，为了使得步骤S2中的半导体材料更容易地设置在凹槽中，并且同时进一步限制缺陷的生长，保证形成的种子层中的缺陷数量较少，本申请的一种实施例中，上述凹槽的深宽比在2:1～6:1之间。
为了使得本领域技术人员可以更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案以及技术效果。
实施例1
半导体结构的制作过程包括：
提供衬底11，在衬底的表面上设置介电层13，具体为二氧化硅层，形成图1所示的结构；在上述二氧化硅层和部分衬底11中开设多个间隔的凹槽14，形成图2所示的结构，凹槽14的深宽比在2:1～6:1之间。
在各上述凹槽14中依次设置第一个第二缓冲子层21和第二个第二缓冲子层22，如图3所示，其中，上述第一个第二缓冲子层为Si(1-X)GeX层，上述第二个第二缓冲子层为GaAs层，其中，X从0依次增加到1。
在各凹槽中设置InP并且未填满凹槽14，形成多个纳米线30，如图3所示。
去除部分上述二氧化硅层，使得上述纳米线30突出于上述二氧化硅层，如图4所示。
在上述纳米线30的裸露表面上以及上述二氧化硅层的裸露表面设置InP，形成结构层40，如图5所示。
实施例2
半导体结构的制作过程包括：
提供上述衬底11，在上述衬底的表面上依次设置第一个第一缓冲子层121和第二个第一缓冲子层122，如图6所示，其中，上述第一个第一缓冲子层121为Si(1-X)GeX层，上述第二个第一缓冲子层122为GaAs层，其中，X从0依次增加到1
在第二个第一缓冲子层122的远离第一个第一缓冲子层121的表面上设置介电层13，具体为二氧化硅层，形成图7所示的结构。
在上述二氧化硅层和部分第二个第一缓冲子层122中开设多个间隔的凹槽14，形成图8所示的结构，凹槽的深宽比在2:1～6:1之间。
在各凹槽14中设置InP并且未填满凹槽14，形成多个纳米线30，如图9所示。
去除部分上述二氧化硅层，使得上述纳米线30突出于上述二氧化硅层，如图10所示。
在上述纳米线30的裸露表面上以及上述二氧化硅层的裸露表面设置InP，形成结构层40，如图11所示。
实施例3
半导体结构的制作过程包括：
提供上述衬底，在上述衬底的表面上依次设置第一个第一缓冲子层和第二个第一缓冲子层，如图6所示，其中，上述第一个第二缓冲子层为弛豫Ge层，上述第二个第二缓冲子层为GeSnSi层。
在第二个第一缓冲子层的远离第一个第一缓冲子层的表面上设置二氧化硅层，形成图7所示的结构。
在上述二氧化硅层和部分第二个第一缓冲子层中开设多个间隔的凹槽，形成图8所示的结构，凹槽的深宽比在2:1～6:1之间。
在各凹槽中设置InP并且未填满凹槽14，形成多个纳米线30，如图9所示。
去除部分上述二氧化硅层，使得上述纳米线30突出于上述二氧化硅层，如图10所示。
在上述纳米线30的裸露表面上以及上述二氧化硅层的裸露表面设置InP，形成结构层40，如图11所示。
以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，在基底中形成凹槽，然后在凹槽中填充半导体材料，形成纳米线，该纳米线的材料与结构层的材料相同，这样该纳米线实际上作为该结构层的种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
2)、本申请的半导体结构由于采用上述的制作方法制作而成，使得其中的结构层的缺陷数量较少，质量较好，从而保证了该半导体结构的性能较好。
3)、本申请的半导体结构由于在结构层形成之前，首先形成了纳米线，该纳米线作为种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (19)
1.一种半导体结构的制作方法，其特征在于，所述制作方法包括：
步骤S1，形成具有凹槽的基底，所述基底包括衬底与介电层；
步骤S2，在所述凹槽中设置半导体材料，形成纳米线；以及
步骤S3，在所述纳米线的裸露表面上以及所述介电层的裸露表面设置结构层，所述纳米线的材料与所述结构层的材料相同，
在设置所述介电层之前，所述步骤S1还包括：
在所述衬底的表面上设置第一缓冲层，所述第一缓冲层的材料的晶格常数的最大值为a1，所述衬底的材料的晶格常数为a2，所述结构层的材料的晶格常数为a3，且a2<a1<a3，
所述介电层设在所述第一缓冲层的远离所述衬底的表面上。
2.根据权利要求1所述的制作方法，其特征在于，所述凹槽的深宽比在2:1～6:1之间。
3.根据权利要求1所述的制作方法，其特征在于，所述步骤S1包括：
提供所述衬底；
在所述衬底的表面上设置所述介电层；以及
在所述基底的至少所述介电层中开设所述凹槽。
4.根据权利要求1所述的制作方法，其特征在于，所述步骤S2包括：
在所述凹槽中设置第二缓冲层，所述第二缓冲层的材料的晶格常数的最大值为a4，所述衬底的材料的晶格常数为a2，所述结构层的材料的晶格常数为a3，a2<a4<a3；以及
在所述第二缓冲层的远离所述基底的表面上设置所述纳米线。
5.根据权利要求1所述的制作方法，其特征在于，所述第一缓冲层包括多个第一缓冲子层，多个所述第一缓冲子层的材料的最大晶格常数沿着远离所述衬底的方向上依次增大或者减小。
6.根据权利要求1所述的制作方法，其特征在于，所述第一缓冲层包括两个第一缓冲子层，分别为沿远离所述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层。
7.根据权利要求6所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，所述第一个第一缓冲子层为Si(1-X)GeX层，所述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0。
8.根据权利要求6所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，所述第一个第一缓冲子层为弛豫Ge层，所述第二个第一缓冲子层为弛豫GeSnSi层。
9.根据权利要求4所述的制作方法，其特征在于，所述第二缓冲层包括多个第二缓冲子层，多个所述第二缓冲子层的材料的最大晶格常数沿着远离所述衬底的方向上依次增大或者减小。
10.根据权利要求4所述的制作方法，其特征在于，所述第二缓冲层包括两个第二缓冲子层，分别为沿远离所述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。
11.根据权利要求10所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，所述第一个第二缓冲子层为Si(1-X)GeX层，所述第二个第二缓冲子层为GaAs层，其中，0≤X≤1.0。
12.根据权利要求10所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，所述第一个第二缓冲子层为弛豫Ge层，所述第二个第二缓冲子层为弛豫GeSnSi层。
13.根据权利要求1所述的制作方法，其特征在于，所述步骤S2中，所述纳米线未填满所述凹槽，在设置所述纳米线之后，所述步骤S2还包括：
去除部分所述介电层，使得所述纳米线突出于所述介电层。
14.一种半导体结构，其特征在于，所述半导体结构采用权利要求1至13中任意一项所述的制作方法制作而成。
15.一种半导体结构，其特征在于，所述半导体结构包括：
具有凹槽的基底，所述基底包括衬底与介电层；
纳米线，设置在所述凹槽中；以及
结构层，设置在所述纳米线的远离所述基底的表面上以及所述介电层的远离所述衬底的表面上，所述结构层的材料与所述纳米线的材料相同，
所述半导体结构还包括第一缓冲层和/或第二缓冲层，所述第一缓冲层设置在所述介电层和所述衬底之间，所述第二缓冲层设置在所述凹槽中，且所述纳米线设置在所述凹槽中的所述第二缓冲层的远离所述介电层的表面上，所述第一缓冲层的材料的晶格常数的最大值为a1，所述第二缓冲层的材料的晶格常数的最大值为a4，所述衬底的材料的晶格常数为a2，所述结构层的材料的晶格常数为a3，a2<a1<a3，a2<a4<a3。
16.根据权利要求15所述的半导体结构，其特征在于，所述第一缓冲层包括多个第一缓冲子层，和/或所述第二缓冲层包括多个第二缓冲子层。
17.根据权利要求15所述的半导体结构，其特征在于，所述第一缓冲层包括两个第一缓冲子层，分别为沿远离所述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层，所述第二缓冲层包括两个第二缓冲子层，分别为沿远离所述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。
18.根据权利要求16或17所述的半导体结构，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，
所述第一个第一缓冲子层为Si(1-X)GeX层，所述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0，或者，所述第一个第一缓冲子层为弛豫Ge层，所述第二个第一缓冲子层为弛豫GeSnSi层；
所述第一个第二缓冲子层为Si(1-X)GeX层，所述第二个第二缓冲子层为GaAs层，其中，0≤X≤1.0，或者，所述第一个第二缓冲子层为弛豫Ge层，所述第二个第二缓冲子层为弛豫GeSnSi层。
19.根据权利要求15所述的半导体结构，其特征在于，所述凹槽的深宽比在2:1～6:1之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810664793.5A CN108807279B (zh) | 2018-06-25 | 2018-06-25 | 半导体结构与其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810664793.5A CN108807279B (zh) | 2018-06-25 | 2018-06-25 | 半导体结构与其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108807279A CN108807279A (zh) | 2018-11-13 |
| CN108807279B true CN108807279B (zh) | 2021-01-22 |
Family
ID=64071345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810664793.5A Active CN108807279B (zh) | 2018-06-25 | 2018-06-25 | 半导体结构与其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108807279B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113314395A (zh) * | 2021-04-16 | 2021-08-27 | 中国科学院微电子研究所 | 一种半导体衬底及半导体结构的制备方法 |
| CN113314394B (zh) * | 2021-04-16 | 2023-06-16 | 中国科学院微电子研究所 | 一种半导体衬底及半导体结构的制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1853260A (zh) * | 2003-10-02 | 2006-10-25 | 飞思卡尔半导体公司 | 具有不同晶格常数材料的半导体结构及其形成方法 |
| CN101685774A (zh) * | 2008-09-24 | 2010-03-31 | 北京邮电大学 | 一种基于界面纳米结构的异质外延生长工艺 |
| CN103280425A (zh) * | 2013-05-27 | 2013-09-04 | 中国科学院物理研究所 | 一种具有隔离层的复合衬底及其制造方法 |
| CN104126228A (zh) * | 2011-12-23 | 2014-10-29 | 英特尔公司 | 非平面栅极全包围器件及其制造方法 |
| CN106030758A (zh) * | 2014-03-28 | 2016-10-12 | 英特尔公司 | 选择性外延生长的基于iii-v材料的器件 |
-
2018
- 2018-06-25 CN CN201810664793.5A patent/CN108807279B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1853260A (zh) * | 2003-10-02 | 2006-10-25 | 飞思卡尔半导体公司 | 具有不同晶格常数材料的半导体结构及其形成方法 |
| CN101685774A (zh) * | 2008-09-24 | 2010-03-31 | 北京邮电大学 | 一种基于界面纳米结构的异质外延生长工艺 |
| CN104126228A (zh) * | 2011-12-23 | 2014-10-29 | 英特尔公司 | 非平面栅极全包围器件及其制造方法 |
| CN103280425A (zh) * | 2013-05-27 | 2013-09-04 | 中国科学院物理研究所 | 一种具有隔离层的复合衬底及其制造方法 |
| CN106030758A (zh) * | 2014-03-28 | 2016-10-12 | 英特尔公司 | 选择性外延生长的基于iii-v材料的器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108807279A (zh) | 2018-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9263528B2 (en) | Method for producing strained Ge fin structures | |
| US20130000707A1 (en) | Multijunction Photovoltaic Cell Fabrication | |
| JP2020505767A (ja) | パワーデバイス用の窒化ガリウムエピタキシャル構造 | |
| KR101622308B1 (ko) | 발광소자 및 그 제조방법 | |
| CN103236480B (zh) | 一种发光二极管的外延片及其制造方法 | |
| CN106611739B (zh) | 衬底及其制造方法 | |
| US11075078B1 (en) | Method for making a semiconductor device including a superlattice within a recessed etch | |
| CN103426764B (zh) | 晶体管的形成方法 | |
| KR102210325B1 (ko) | Ｃｍｏｓ 소자 및 그 제조 방법 | |
| CN108807279B (zh) | 半导体结构与其制作方法 | |
| KR102104062B1 (ko) | 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법 | |
| CN103633123B (zh) | 一种纳米线衬底结构及其制备方法 | |
| CN115763256A (zh) | 一种半导体结构的制备方法及半导体结构 | |
| CN111477727A (zh) | 一种改善电流扩展层的led芯片及制作方法 | |
| KR100923237B1 (ko) | 실리콘 기판 상에 게르마늄 메사 구조를 형성하는 방법 | |
| CN112789730B (zh) | 制造降低缺陷密度的超晶格结构的方法和器件 | |
| WO2010119239A1 (en) | Uniaxial tensile strain in semiconductor devices | |
| CN109950153B (zh) | 半导体结构与其制作方法 | |
| JP5970408B2 (ja) | シリコン基板上のＩｎＧａＳｂ薄膜の作製方法 | |
| CN105321882B (zh) | 用于制作嵌入式锗硅的方法 | |
| CN111223926B (zh) | 卷式GaN基半导体器件及其制备方法 | |
| KR101345897B1 (ko) | 하니콤 헤테로에피택시를 구비한 반도체장치 | |
| KR102041830B1 (ko) | 반도체 나노와이어의 제조방법 및 그를 이용한 반도체 나노와이어 센서의 제조방법 | |
| CN107546299A (zh) | 基于GeSiC选择外延的直接带隙改性Ge材料及其制备方法 | |
| CN115692308A (zh) | 一种半导体结构的制备方法及半导体结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |