CN108806743B - 半导体设备 - Google Patents

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Abstract

一种半导体设备包括：存储器单元，具有通过从电源线VSS和VDD施加的电压驱动的存储器单位；以及存储器单元电位控制器，用于调整施加于存储器单位的电压的电位。存储器单元电位控制器包括设置在电源线VSS和ARVSS之间的第一电位调整部以及设置在电源线VDD与ARVSS之间的第二电位调整部。此外，存储器单元电位控制器通过第一电位调整部基于在电源线VSS与存储器单位的第一端部之间提供的第一电流来调整电源线ARVSS的电位，并且通过第二电位调整部调整在电源线VDD与ARVSS之间提供的第二电流，从而快速地稳定施加于存储器单位的电位。

Description

半导体设备
相关申请的交叉参考
2017年4月28日提交的日本专利申请第2017-089635号的包括说明书、附图和摘要的公开全部结合于此作为参考。
技术领域
本发明涉及一种半导体设备。
背景技术
作为一种半导体存储器的SRAM(静态随机存取存储器)是所谓的非易失性存储器，其可以临时地存储各种数据。例如，SRAM设置在包括CPU(中央处理单元)等的半导体设备中，以临时地存储在CPU的各种处理中生成的数据和信息。一般地，半导体设备要求低功耗。为此，应该在SRAM中减小泄漏电流。
例如，日本未审查专利申请公开第2004-206745号(专利文献1)公开了一种半导体设备，其可以减小SRAM电路的泄漏电流并且允许SRAM电路高速操作。
更具体地，在其中布置多个静态类型存储器单元(每个均包括驱动MOSFET(金属氧化物半导体场效应晶体管)、转移MOSFET和负载元件)的存储器阵列中，半导体设备包括：开关，控制与耦合至驱动MOSFET的源极电极的源极线的耦合，在操作存储器单元时控制与地电位线的耦合，以及在存储器单元处于待机模式时控制与源极线和地电位线的断开；以及源极电位控制电路，耦合在源极线和地电位之间。当存储器单元处于待机模式时，源极电位控制电路将源极电位设置为地电位与电源电位之间的中间电位。
发明内容
在日本未审查专利申请公开第2004-206745号描述的半导体存储器设备中，施加给存储器单元的地电位被设置为比源极电位VSS高大约100mV的值。以这种方式，发生衬底偏置效应并且降低泄漏电流。
然而，例如，如果低电位侧上的存储器单元的电位被设置为不同于源极电位VSS的值时，将采用相当长的时间直到存储器单元的电位稳定。因此，这产生了增加用于测试存储器单元的时间的问题。
此外，在低温和室温下的数据保持特性低于高温下的数据保持特性的情况下，需要执行低温和室温下的测试。然而，低温和室温下的泄漏电流小于高温下的泄漏电流。因此，与高温所要求的时间相比，在低温和室温下增加了直到存储器单元的电位稳定的时间。因此，进一步增加了测试时间。
本发明的其他目的、优势和新颖特征将在以下结合附图的详细描述中进行阐述。
在该说明书中描述根据各个实施例的半导体设备的同时，以下是根据一个实施例的半导体设备的描述。这是一种半导体设备，包括：存储器单元，具有被从第一源和第二源施加的电压所驱动的存储器单位；以及电位控制单元，用于控制施加给存储器单位的电压的电位。电位控制单元包括：第一电位调整部，设置在第一源和存储器单元的第一端部之间；以及第二电位调整部，设置在第二源和存储器单元的第一端部之间。此外，电位控制单元基于通过第一电位调整部在第一源和第一端部之间提供的第一电流以及基于通过第二电位调整部在第二源和第一端部之间提供的第二电流来调整存储器单位的第一端部的电位。
根据一个实施例，提供了一种半导体设备，其可以快速地稳定施加给存储器单位的电位。
附图说明
图1是示出根据本发明的第一实施例的半导体设备的配置的示例的框图；
图2是示出根据本发明的第一实施例的存储器单位的配置的示例的电路图；
图3是示出根据本发明的第一实施例的存储器单元电位控制器的配置的示例的示图；
图4是示出根据本发明的第一实施例的当通过存储器单元电位控制器调整电位时电源线的电位改变的示图；
图5是示出根据本发明的第二实施例的存储器单元电位控制器的配置的示例的示图；
图6是示出根据本发明的第三实施例的存储器单元电位控制器的配置的示例的示图；
图7是示出根据本发明的第三实施例的每个信号的电位随时间变化的示例的定时图；
图8是示出根据本发明的第三实施例的当通过存储器单元电位控制器调整电源线的电位时电源线的电位的变化以及泄漏电流的变化的示图；
图9是示出根据本发明的第四实施例的存储器单元电位控制器的配置的示例的示图；
图10是示出根据本发明的第四实施例的存储区单元电位控制器的配置的示例的布局图；
图11是示出根据本发明的第四实施例的当通过存储器单元电位控制器调整电位时电源线的电位变化的示图；
图12是示出根据本发明的第五实施例的存储器单元电位控制器的配置的示例的示图；
图13是示出根据本发明的第五实施例的当通过存储器单元电位控制器调整电位时电源线的电位变化的示图；
图14是示出根据本发明的第六实施例的存储器单元电位控制器的配置的示例的示图；
图15是示出根据本发明的第六实施例的当通过存储器单元电位控制器调整电位时电源线的电位变化的示图；以及
图16是示出根据本发明的第七实施例的存储器单元电位控制器的配置的示例的示图。
具体实施方式
以下，将参照附图详细描述本发明的优选实施例。应注意，在用于描述实施例的所有附图中，类似的部件基本上通过相同的参考标号来表示，并且将省略其重复描述。
第一实施例
<半导体设备的配置>
图1是示出根据本发明第一实施例的半导体设备的配置的示例的框图。如图1所示，例如，半导体设备1包括CPU 10、存储器单元20、字线控制器30、I/O控制器40、地址解码器50、存储器单元电位控制器60等。
CPU 10配置有计算机，并且例如执行诸如控制配置半导体设备1的相应单元的处理。
如图1所示，存储器单元20包括多个存储器块MB。例如，这些存储器块MB沿着X轴方向(第一方向)布置。如图1所示，每个存储器块MB均包括多个存储器单位MC。例如，沿着X轴方向和Y轴方向(第二方向)以矩阵形式布置存储器单位MC。应注意，在以下描述中，在每个存储器块MB中以矩阵形式布置的存储器单位可以称为存储器单位阵列。
图2是示出根据本发明第一实施例的存储器单位配置的示例的电路图。图2将配置有六个晶体管(6单位)的SRAM示为存储器单位MC。应注意，SRAM不是必须配置有6个单位。例如，SRAM可以配置有8个单位或者可以具有其他配置。
如图2所示，存储器单位MC耦合至字线WL、一对位线(BB、BT)、提供高电位电源(第二源)的电源线VDD以及提供低电位电源的电源线ARVSS。此外，电源ARVSS耦合至电源线(第一源)，其通过下面描述的存储器单元电位控制器60的第一电位调整部61提供低电位。
例如，在针对沿着X轴方向布置的一行的存储器单位MC中公共地设置字线WL。换句话说，一条字线WL在X轴方向上延伸，并且耦合至一行的存储器单位MC。因此，字线WL的数量等于存储器单位MC的矩阵的行数。
此外，例如，在沿着Y轴方向布置的一列的存储器单位MC中设置一对位线(BB、BT)。换句话说，一对位线(BB、BT)在Y轴方向上延伸，并且耦合至一列的存储器单位MC。因此，位线对(BB、BT)的数量等于存储器单位MC的矩阵的列数。
如图2所示，存储器单位MC包括配置有两个晶体管(MP1、MN1)的第一反相器、配置有两个晶体管(MP2、MN2)的第二反相器以及称为传输门的两个晶体管(MN3、MN4)。
在第一反相器中，晶体管MP1的一端和晶体管MN1的一端相互耦合。此外，晶体管MP1的另一端(第二端)耦合至电源线VDD，并且晶体管MN1的另一端(第一端)耦合至电源线ARVSS。第一反相器的输出端子(晶体管(MP1、MN1)的一端)耦合至存储节点NODE A，然后通过存储节点NODE A耦合至第二反相器的输入端子(晶体管(MP2、MN2)的栅极)。
在第二反相器中，晶体管MP2的一端和晶体管MN2的一端相互耦合。此外，晶体管MP2的另一端(第二端)耦合至电源线VDD，并且晶体管MP2的另一端(第一端)耦合至电源线ARVSS。第二反相器的输出端子(晶体管(MP2、MN2)的一端)耦合至存储节点NODE B，然后通过存储节点NODE B耦合至第一反相器的输入端子(晶体管(MP1、MN1)的栅极)。
作为传输门的晶体管MN3以一端耦合至存储节点NODE A且另一端耦合至位线BB的这种方式来配置。同时，晶体管MN3的栅极耦合至字线WL。此外，作为传输门的晶体管MN4以一端耦合至存储节点NODE B且另一端耦合至位线BT的这种方式来配置。同时，晶体管MN4的栅极耦合至字线WL。
例如，包括在每个反相器中的晶体管(MP1、MP2)以P沟道MOSFET(金属氧化物半导体场效应晶体管)来配置。此外，包括在每个反相器中的晶体管(MN1、MN2)以及作为传输门的晶体管(MN3、MN4)以N沟道MOSFET来配置。应注意，配置每个反相器的P沟道MOSFET(MP1、MP2)分别被称为负载MOS，并且配置每个反相器的N沟道MOSFET(MN1、MN2)分别被称为驱动MOS。应注意，在以下描述中，P沟道MOSFET被称为PMOS，而N沟道MOSFET被称为NMOS。
泄漏电流在存储器单位MC中的电源线VDD(第二端)和电源线ARVSS(第一端)之间流动。应注意，电源线VDD的电位高于电源线ARVSS的电位，使得泄漏电流从电源线VDD流向电源线ARVSS。
例如，字线控制器30包括多个字驱动器。例如，对应于在X轴方向上延伸的每条字线WL来设置字驱动器。因此，例如以字驱动器的数量等于字线WL的数量以及每个字驱动器耦合至对应线WL的这种方式来提供字驱动器。
I/O控制器40包括多个I/O电路。例如，对应于在Y轴方向上延伸的每对位线(BB、BT)来提供I/O电路。然而，可以对应于多对(例如，8对)位线(BB、BT)来提供I/O电路。因此，每个I/O电路都耦合至对应的一对或多对位线(BB、BT)。
地址解码器50基于输入地址数据选择将被访问的存储器单位MC。例如，地址解码器通过解码输入地址数据来检测矩阵上的地址(行和列)。地址解码器激活对应于所检测行的字驱动器。然后，被激活的字驱动器断言(assert，或称为“激活”)对应的字线WL。
此外，地址解码器50激活对应于所检测列的I/O电路。然后，被激活的I/O电路断言对应的一对或多对位线(BB、BT)。
然后，字线WL和一对位线(BB、BT)均被断言的存储器单位MC是基于地址数据选择的存储器单位。对所选的存储器单位MC执行诸如数据写入和数据读取的操作。应该注意，当每对位线(BB、BT)设置I/O电路时，对每一位执行读取和写入。还应该注意，当每8对位线设置I/O电路时，每8位执行读取和写入。
图3是示出根据本发明第一实施例的存储器单元电位控制器的配置的示例的示图。应注意，图3示出了存储器单元电位控制器60和多个存储器单位MC，其中使存储器单元电位控制器60和存储器单位MC之间的连接关系清楚。
存储器单元电位控制器60是调整施加给存储器单位MC的电压的电位的电路块。如图3所示，例如，存储器单元电位控制器60包括第一电位调整部61、第二电位调整部62和门电路G1。
如图1所示，例如，门电路G1配置有具有两个输入的NAND电路。信号线NMA和RS耦合至门电路G1的每个输入端子。此外，信号线RS还耦合至第一电位调整部61。另一方面，门电路G1的输出端子耦合至第二电位调整部62。
如图3所示，第一电位调整部61包括晶体管N61、P61a和N61a。在这三个晶体管中，例如，晶体管N61和N61a利用NMOS配置，而晶体管P61a利用PMOS配置。
晶体管P61a的一端和晶体管N61a的一端相互耦合。晶体管P61a的另一端耦合至电源线VDD，以及晶体管N61a的另一端耦合至电源线ARVSS。晶体管P61a和N61a的栅极耦合至信号线RS。晶体管P61a和N61a的一端耦合至晶体管N61的栅极。
晶体管N61的一端耦合至电源线VSS(第一源)。晶体管N61的另一端耦合至电源线ARVSS(存储器单位MC的第一端部)。换句话说，晶体管N61的另一端耦合至存储器单位MC的第一端部以及晶体管N61a的另一端。晶体管N61是在电源线VSS和电源线ARVSS之间提供第一电流的晶体管。
如图3所示，例如，第二电位调整部62包括门电路G2以及晶体管P62和N62。在这两个晶体管中，例如，晶体管N62被配置为NMOS，而晶体管P62被配置为PMOS。
晶体管P62的一端和晶体管N62的一端相互耦合。晶体管P62的另一端耦合至电源线VDD(第二源)，并且晶体管N62的另一端耦合至电源线ARVSS。晶体管P62的栅极耦合至门电路G1的输出端子。晶体管P62和N62是在电源线VDD和电源线ARVSS之间提供第二电流的晶体管。
例如，门电路G2利用反相器电路来配置。门电路G2的输入端子耦合至门电路G1的输出端子。然后，门电路G2的输出端子耦合至晶体管N62的栅极。
应注意，在根据本实施例的第二电位调整部62中，以PMOS晶体管P62和NMOS晶体管N62串联耦合的这种方式来配置允许第二电流流动的电流电源。然而，本发明不限于这种配置。例如，电流电源可以通过串联耦合多个PMOS晶体管或者通过串联耦合多个NMOS晶体管来配置。此外，可以利用单个晶体管或者通过并联耦合多个晶体管来配置电流电源。
第二电位调整部62的晶体管P62和N62被配置为施加电流值大于存储器单位MC的泄漏电流的第二电流。例如，晶体管P62和N62被配置为施加大于与其耦合的多个存储器单位MC的泄漏电流的总和的第二电流。在图3所示的示例中，晶体管P62和N62耦合至配置存储器块MB的存储器阵列的存储器单位MC。因此，晶体管P62和N62被配置为提供电流值大于存储器单位MC的泄漏电流的总和的第二电流。
此外，第一电位调整部61的晶体管N61以电流供应能力大于第二电位调整部62的晶体管P62和N62的电流供应能力的这种方式来配置。例如，假设晶体管N61具有沟道长度L1和沟道宽度W1。此外，假设晶体管P62具有沟道长度L2和沟道宽度W2，并且晶体管N62具有沟道长度L3和沟道宽度W3。应注意，在图10中示出了相应晶体管N61、P62和N62的沟道长度L1-L3以及沟道宽度W1-W3，这将在下面进行描述。
此时，通过比较相应晶体管的沟道宽度与沟道长度的比率(W1/L1、W2/L2、W3/L3)，以晶体管N61的沟道宽度与沟道长度的比率(W1/L1)大于晶体管P62和N62的沟道宽度与沟道长度的相应比率(W2/L2、W3/L3)的这种方式来配置晶体管N61、P62和N62。这里，晶体管的沟道宽度与沟道长度的比率(W/L)表示晶体管的电流供应能力，其表明沟道长度(L)越短且沟道宽度(W)越长，电流供应能力越大。
应注意，晶体管N61的电流供应能力可以大于两个晶体管P62和N62中的较低电流供应能力。例如，如果晶体管P62的电流供应能力低于晶体管N62，则可以电流供应能力大于晶体管P62的这种方式来配置晶体管P62。另一方面，如果晶体管N62的电流供应能力低于晶体管P62，则可以电流供应能力高于晶体管N62的这种方式来配置晶体管N61。以这种方式，以电流供应能力高于第二电位调整部62的这种方式来配置第一电位调整部61。
在配置第一电位调整部61的元件中，例如，晶体管N61可以设置在每个存储器块MB中。在这种情况下，如图3所示，晶体管N61被公共地设置在配置存储器块MB的存储器单位阵列的存储器单位MC中。以这种方式，可以减少耦合至晶体管N61的存储器单位MC的数量，由此防止晶体管N61的尺寸的增加。此外，当存储器块MB的数量增加或减少时，晶体管N61的尺寸可以保持恒定。因此，增强了设计的自由度。
此外，在配置第二电位调整部62的元件中，例如，晶体管P62和N62可以设置在每个存储器块MB中。在这种情况下，如图3所示，晶体管P62和N62公共地设置在配置存储器块MB的存储器单位阵列的存储器单位MC中。以这种方式，可以减少耦合至晶体管P62和N62的存储器单位MC的数量，并由此防止晶体管P62和N62的尺寸的增加。此外，当存储器块MB的数量增加或减少时，耦合至存储器框MB的存储器单位MC的数量是固定的，使得晶体管P62和N62的尺寸可以保持恒定。
[施加给存储器单位的电位的调整]
接下来，将给出用于通过使用存储器单元电位控制器60调整施加给存储器单位MC的电位的方法的描述。应注意，使用存储器单元电位控制器60的电位调整例如主要在产品测试中执行。
图4是示出根据本发明第一实施例的当通过存储器单元电位控制器调整电位时电源线的电位变化的示图。应注意，图4示出了电源线ARVSS的电位变化。此外，图4还示出了当不执行根据本实施例的电位调整时的电位变化。过去，没有对应于第二电位调整部62的电路块。因此，作为传统示例，附图示出了当信号线NMA的电位被设置为低电平“0”且第二电位调整部62被设置为断开状态时的电位变化。
当不通过存储器单元电位控制器60执行电位的调整时，信号线RS的电位被设置为低电平。此时，从门电路G1的输出端子输出高电平信号“1”。在第二电位调整部62中，高电平信号被输入至门电路G2的输入端子，使得从输出端子输出低电平信号。因此，高电平信号被输入至晶体管P62的栅极，并且同时低电平信号被输入至晶体管N62的栅极。因此，晶体管P62和N62被切换到断开状态。响应于此，第二电流不通过第二电位调整部62在电源线VDD和电源线ARVSS之间流动。
当信号线NMA和RS都被设置为高电平时，通过存储器单元电位控制器60执行电位调整。换句话说，由于高电平信号被输入至门电路G1的两个输入端子，所以从输出端子输出低电平信号。
接下来，在第二电位调整部62中，低电平信号被输入至门电路G2的输入端子，使得从输出端子输出高电平信号。因此，低电平信号被输入至晶体管P62的栅极，并且同时高电平信号被输入至晶体管N62的栅极，使得两个晶体管P62和N62都被切换到接通状态。然后，晶体管P62和N62在电源线VDD和电源线ARVSS之间提供第二电流。应注意，电源线VDD耦合至高电位电源，使得电源线VDD的电位高于电源线ARVSS的电位。因此，第二电流从电源线VDD流向电源线ARVSS。
接下来，在第一电位调整部61中，晶体管P61a被切换为断开状态，并且晶体管N61a被切换为接通状态。然后，晶体管N61的栅极通过晶体管N61a耦合至晶体管N61的另一端(电源线ARVSS)。因此，晶体管N61的栅极的电位被设置为近似等于晶体管N61a的阈值电压且高于电源线ARVSS的电位的值。响应于此，晶体管N61通过晶体管N61a耦合至二极管。换句话说，晶体管N61用作二极管耦合的晶体管(第一二极管耦合晶体管)。
因此，晶体管N61允许第一电流在电源线VSS和电源线ARVSS之间流动，同时减小第一电流的电流量(电流值)。应注意，电源线VSS耦合至低电位电源，使得电源线VSS的电位低于电源线ARVSS的电位。因此，第一电流从电源线VSS流到电源线VSS。
以这种方式，存储器单位MC的泄漏电流流入电源线ARVSS，同时第二电流通过第二电位调整部62流入电源线ARVSS。另一方面，第一电流通过第一电位调整部61流出电源线ARVSS。存储器单元电位控制器60基于这些电流调整电源线ARVSS(存储器单位MC的第一端部)的电位。
将描述如上所述通过存储器单元电位控制器60调整的电源线ARVSS的电位的变化。当信号线RS被设置为高电平时，第一电位调整部61和第二电位调整部62被切换为接通状态。然后，存储器单位阵列的泄漏电流流入电源线ARVSS，同时第二电流通过晶体管P62和N62流入电源线ARVSS。如图4所示，电源线ARVSS的电位由于这些电流而快速增加。此外，第一电流通过晶体管N61流出电源线ARVSS，并且电源线ARVSS的电位由于该电流而降低。然后，基于这些电流控制电源线ARVSS的电位以保持预定电位(例如，V2)。<本实施例的效果>
根据本实施例，通过第二电位调整部62的晶体管P62和N62将第二电流从电源线VDD提供给电源线ARVSS。根据这种配置，第二电流流入电源线ARVSS，使得可以快速地增加电源线ARVSS的电位并稳定在增加的电位。以这种方式，电源线ARVSS的电位可以在短时间内被设置为稍高于电源线VSS的电位的预定电位。此外，这将使得产品测试时间减少，而不损害存储器单位MC的数据保持能力。
此外，根据本实施例，第二电位调整部62的晶体管P62和N62被配置为施加电流值大于存储器单位MC的泄漏电流的第二电流。根据该配置，更多的电流流入电源线ARVSS，使得可以更快速地增加电源线ARVSS的电位。因此，可以在短时间内将ARVSS的电位设置为预定电位。
此外，根据本实施例，第二电位调整部62耦合至配置存储器单位阵列的存储器单位MC的第一端部。此外，第二电位调整部62被配置为施加大于存储器单位阵列的泄漏电流的总和的第二电流。根据该配置，即使第二电位调整部62耦合至多个存储器单位MC，也可以更快速地增加电源线ARVSS的电位，由此可以在更短时间内将ARVSS的电位设置为预定电位。
此外，根据本实施例，第一电位调整部61以电流供应能力大于第二电位调整部62的这种方式来配置，更具体地，以晶体管N61的沟道宽度与沟道长度的比率(W1/L1)大于晶体管P62和N62的沟道宽度与沟道长度的对应比率(W2/L2、W3/L3)的这种方式来配置晶体管N61。
根据该配置，流入电源线ARVSS的电流通过晶体管N61作为第一电流流出，使得可以适当地调整电源线ARVSS的电位。以这种方式，可以执行测试而不损害存储器单位MC的数据保持能力。
此外，根据本实施例，第一电位调整部61的晶体管N61通过晶体管N61a用作二极管耦合的晶体管。根据该配置，通过晶体管N61a调整流过晶体管N61的第一电流的电流值，使得可以适当地调整电源线ARVSS的电位。以这种方式，可以执行测试而不损害存储器单位MC的数据保持能力。
应注意，由于第二电位调整部62在过去不存在，所以只有流入电源线ARVSS的存储器单位阵列的泄漏电流。因此，如图4所示，在本实施例中，电源线ARVSS的电位更温和地增加。为此，花费相当长的时间直到电源线ARVSS的电位增加到预定电位(例如，V1)。
第二实施例
接下来，将描述本发明的第二实施例。本实施例描述了在存储器单元电位控制器中调整第二电流的电流量的情况。应注意，原则上，下面将省略与实施例所述重叠部分的描述。
图5是示出根据本发明第二实施例的存储器单元电位控制器的配置的示例的示图。如图5所示，根据本能实施例的存储器单元电位控制器160例如包括第一电位调整部61、第二电位调整部162、门电路G1等。在这些元件中，第一电位调整部161和门电路G1具有与上述实施例相同的配置。
如图5所示，第二电位调整部162例如包括门电路G2以及晶体管P62、N62、P162a和P162b。在这些元件中，例如，晶体管N62配置为NMOS，并且晶体管P62、P162a和P162b配置为PMOS。
晶体管P162a的一端和晶体管P162b的一端相互耦合。此外，晶体管P162a的一端和晶体管P162b的一端耦合至晶体管P62的栅极。例如，晶体管P162a的另一端耦合至电源线VDD。然后，晶体管P162的另一端耦合至晶体管P62的一端以及晶体管N62的一端。晶体管P162a的栅极耦合至门电路G2的输出端子。换句话说，门电路G2的输出端子耦合至晶体管P162a的栅极以及晶体管N62的栅极。晶体管P162b的栅极耦合至门电路G1的输出端子。
[施加给存储器单位的电位的调整]
接下来，将给出用于通过使用存储器单元电位控制器160调整施加给存储器单位MC的电位的方法的描述。
在通过存储器单元电位控制器60执行电位调整之前，例如信号线RS被设置为低电平。此时，门电路G1输出高电平信号，并且门电路G2输出低电平信号。因此，低电平信号被输入至晶体管P162a的栅极，并且高电平信号被输入至晶体管P162a的栅极。响应于此，只有晶体管P162a被切换为接通状态，使得通过晶体管P162a将高电平信号从电源线VDD输入至晶体管P62的栅极。因此，晶体管P62切换为断开状态，并且不通过晶体管P62和N62提供第二电流。
另一方面，当信号线NMA和RS都被设置为高电平时，门电路G1输出低电平信号并且门电路G2输出高电平信号。因此，高电平信号被输入至第二电位调整部162的晶体管P162a的栅极，并且低电平信号被输入至晶体管P162b的栅极。
响应于此，晶体管P162a被切换为断开状态，并且晶体管P162b被切换为接通状态。然后，晶体管P62的栅极通过晶体管P162b耦合至晶体管P62的一端。因此，晶体管P62的电位被设置为近似等于晶体管P162b的阈值且高于晶体管P62的一端处的电位的值。响应于此，晶体管P62通过晶体管P162b是二极管耦合的。换句话说，晶体管P62用作二极管耦合的晶体管(第二二极管耦合晶体管)。
因此，通过使用晶体管P162b控制栅极电压，晶体管P62在电源线VDD和电源线ARVSS之间提供第二电流，同时减小第二电流的电流量(电流值)。如上所述，通过使用晶体管N61a控制晶体管N61的栅极电压减少第一电流的电流量以及通过使用晶体管P162b控制晶体管P62的栅极电压来减少第二电流的电流量，本实施例调整电源线ARVSS(存储器单位MC的第一端部)的电位。
根据本实施例，除了上述实施例的效果之外，还可以得到以下效果。根据本实施例，第二电位调整部162的晶体管P62通过晶体管P162b用作二极管耦合晶体管。根据这种配置，通过晶体管P162b减少了流过晶体管P62的第二电流的电流值，使得可以适当地调整电源线ARVSS的电位以防止电位过多地增加。以这种方式，可以更加可靠地保持存储器单位MC的保留特性。
此外，根据本实施例，在晶体管62中调整第二电流的电流值，同时在晶体管N6中调整第一电流的电流值，使得电源线ARVSS中的电流量被更加适当地调整，并且电源线ARVSS的电位被更加适当地调整。这使得可以进一步降低调整施加于存储器单位的电位所需的功耗。
第三实施例
接下来，将描述本发明的第三实施例。在本实施例中，将给出当在开始第二电流的供应之后过去预定的电流供应时间时存储器单元电位控制器停止第二电流的供应的情况的描述。
图6是示出根据本发明第三实施例的存储器单元电位控制器的配置的示例的示图。如图6所示，存储器单元电位控制器260例如包括第一电位调整部61、第二电位调整部162、电流供应切换信号生成部268、门电路G1等。在这些元件中，第一电位调整部61和第二电位调整部162具有与上述实施例相同的配置。
如图6所示，例如，电流供应切换信号生成部268包括门电路G3和G4。例如，门电路G3通过具有两个输入的AND电路来配置。信号线RS和门电路G4的输出端子分别耦合至门电路G3的输入端子。门电路G3的输出端子耦合至门电路G1的输入端子以及门电路G4的输入端子。门电路G3生成用于针对第二电流的供应切换为接通和断开的电流供应切换信号。然后，门电路G3向门电路G1和G4输出所生成的电流供应切换信号。
例如，门电路G4以多个反相器电路串联耦合的这种方式来配置。应注意，门电路G4的输入端子是指设置在第一级中的反相器电路的输入端子，并且门电路G4的输出端子是指设置在最后一级中的反相器电路的输出端子。门电路G4被配置为输出通过使输入至输入端子的电源供应切换信号RSI反相而得到的反相信号RSD。换句话说，当高电位电流供应切换信号RSI被输入至输入端子时，门电路G4从输出端子输出低电位反相信号RSD。当低电位电流供应切换信号RSI被输入至输入端子时，门电路G4从输出端子输出高电位反相信号RSD。为此，门电路G4配置有奇数个反相器电路。门电路G4根据反相器电路的数量从输入电流供应切换信号RSI到输出反相信号RSD的时间。换句话说，门电路G4调整从输出用于供应第二电流的电流供应切换信号RSI直到输出用于停止第二电流的供应的电流供应切换信号RSI的电流供应时间。
门电路G1的输入端子耦合至信号线NMA以及门电路G3的输出端子。换句话说，从门电路G3输出的电流供应切换信号RSI被输入至与门电路G3的输出端子耦合的门电路G1的输入端子。
应注意，电流供应切换信号生成部268不是必须具有这种配置，而是可以具有其他配置，只要它们可以调整电流供应时间即可。
[施加至存储器单位的电位的调整]
接下来，将给出用于通过使用存储器单元电位控制器260调整施加于存储器单位MC的电位的方法的描述。图7是示出根据本发明第三实施例的每个信号的电位随时间变化的示例的定时图。图7示出了信号线RS、电流供应切换信号RSI和反相信号RSD的电位。
图8是示出根据本发明第三实施例的当通过存储器单元电位控制器调整电源供应线的电位时的电源线的电位变化以及泄漏电流的变化的示图。应注意，图8示出了电源线ARVSS的电位变化。此外，图8还示出了当不执行根据本实施例的电位调整时的电源线ARVSS的电位变化以及泄漏电流的变化。
在通过存储器单元电位控制器260执行电位调整之前，例如，信号线RS被设置为低电平。此时，如图7所示，电流供应切换信号生成部268的门电路G3输出低电平电流供应切换信号RSI，并且门电路G4输出高电平反相信号RSD。
另一方面，在门电路G1中，低电平电流供应切换信号RSI被输入至输入端子。然后，门电路G1输出高电平信号。然后，低电平信号被输入至第二电位调整部162的晶体管P162a的栅极，并且高电平信号被输入至晶体管P162b的栅极。因此，晶体管P162a被切换为接通状态，并且高电平信号被输入至晶体管P62的栅极。因此，晶体管P62被切换为断开状态。因此，不通过晶体管P62和N62提供第二电流。
当通过存储器单元电位控制器260执行电位调整时，信号NMA和RS均为高电平。此时，如图7所示，反相信号RSD被设置为高电平。因此，从信号线RS提供的高电平信号以及高电平反相信号RSD被分别输入至门电路G3的输入端子。然后，门电路G3输出高电平电流供应切换信号RSI。
另一方面，从信号线RS提供的高电平信号以及高电平供应切换信号RSI被分别输入至门电路G1的输入端子。然后，门电路G1输出低电平信号。以这种方式，高电平信号被输入至第二电位调整部162的晶体管P162a的栅极，并且低电平信号被输入至第二电位调整部162的晶体管P162b的栅极。因此，晶体管P162b被切换为接通状态，使得晶体管P62的栅极通过晶体管P162b耦合至晶体管P62的一端。以这种方式，晶体管P62被切换为接通状态，并且用作二极管耦合的晶体管。此外，高电平信号被输入至晶体管N62的栅极，使得晶体管N62被切换为接通状态。因此，晶体管P62和N62均被切换为接通状态，使得通过晶体管P62和N62提供第二电流。换句话说，高电平电流供应切换信号RSI用作用于提供第二电流的电流供应切换信号。
此时在门电路G4中，如图7所示，不输出对应于输入高电平电流供应切换信号RSI的低电平反相信号RSD，并且反相信号RSD保持在高电平。
如图8所示，电源线ARVSS的电位快速增加到预定电位(例如，V2)，并且通过提供第二电流而稳定。响应于此，如图8所示，存储器单位MC(存储器单位阵列)的泄漏电流快速降低。
此后，如图7所示，当门电路G4输出对应于输入高电平电流供应切换信号RSI的低电平反相信号RSD时，低电平反相信号RSD被输入至门电路G3的输入端子。
以这种方式，门电路G3输出低电平电流供应切换信号RSI。然后，输出低电平电流供应切换信号RSI被输入至门电路G1。因此，门电路G1输出高电平信号。响应于此，晶体管P162a被切换为接通状态，并且晶体管P62被切换为断开状态。此外，晶体管N62也被切换为断开状态。响应于此，停止通过晶体管62和N62提供第二电流。换句话说，低电平电流供应切换信号RSI用作用于停止第二电流的供应的电流供应切换信号。以这种方式，当在开始供应第二电流之后过去预定的电流供应时间时，第二电位调整部162停止第二电流的供应。
当停止第二电流的供应时，如图8所示，电源线ARVSS的电位减小到稍低于预定电位(例如，V2)的电位(例如，V1)并被稳定。这是因为基于存储器单位MC的泄漏电流以及第一电流来调整电源线ARVSS的电位。此外，响应于此，存储器单位MC(存储器单位阵列)的泄漏电流如图8所示稍稍增加。
根据本实施例，除了上述实施例的效果之外，还可以得到以下效果。根据本实施例，当在通过第二电位调整部162开始第二电流的供应之后过去预定的电流供应时间时，存储器单元电位控制器260停止第二电流的供应。根据这种配置，用于供应第二电流的周期被限制，使得进一步减少了提供给电源线ARVSS的电流的量。因此，进一步降低了产品测试所需的功耗。此外，这使得还可以在正常操作中能够使用根据本实施例的用于调整电位的方法。
此外，根据本实施例，当在输出用于供应第二电流的电流供应切换信号之后过去预定的电流供应时间时，电流供应切换信号生成部268输出用于停止第二电流的供应的电流供应切换信号。根据这种配置，可以通过使用电流供应切换信号生成部268调整电流供应时间。
此外，根据本实施例，在电流供应切换信号生成部268中设置多个反相器电路串联耦合的门电路G4。根据这种配置，当在输入电流供应切换信号RSI之后过去预定时间时，门电路G4输出对应的反相信号RSD。因此，可以容易地调整电流供应时间。
第四实施例
接下来，将描述本发明的第四实施例。第四实施例描述了调整电流供应时间的另一示例。图9是示出根据本发明第四实施例的存储器单元电位控制器的配置的示例的示图。应注意，图9示出了存储器单元电位控制器360以及多个存储器单位块MB。
如图9所示，存储器单元电位控制器360包括例如第一电位调整部61、第二电位调整部162、电流供应切换信号生成部368、门电路G1等。在这些元件中，第一电位调整部61、第二电位调整部162和门电路G1具有与上述实施例相同的配置。
如图9所示，例如，电流供应切换信号生成部368包括门电路G3、G4和G5、晶体管P368a和N368b、电流供应时间调整部DLY等。例如，门电路G5被配置为反相器电路。门电路G5的输入端子耦合至门电路G3的输出端子。门电路G5的输出端子耦合至晶体管P368a的栅极以及晶体管N368的栅极。
晶体管P368a的一端和晶体管N368a的一端相互耦合。晶体管P368a的另一端例如耦合至电源线VDD。晶体管P368a的一端和晶体管N368a的一端耦合至门电路G4的输入端子。
晶体管P368a和N368a分别配置反相器电路。因此，用晶体管P368a和N368a配置的反相器电路输出电流供应时间调整信号RSDLY，其配置与从门电路G3输出的电流供应切换信号RSI的逻辑相同的逻辑。换句话说，基于电流供应切换信号RSI，通过这些电路生成电流供应时间调整信号RSDLY。以这种方式，可以减少由于电流供应时间调整信号RSDLY的衰减所引起的诸如逻辑反相的故障的发生。
例如，电流供应时间调整部DLY利用负载电容C368a等配置。如图9所示，负载电容C368a被配置为NMOS。负载电容C368a例如可以被配置为除NMOS之外的PMOS，或者可以被配置为一对面对的布线层。此外，如图9所示，负载电容C368a可以被配置为多个划分部分(m个单元)，或者可以被配置为单个电容，只要其满足预定电容值即可。负载电容耦合至用于耦合门电路G4的输入端子的线以及被配置为晶体管P368a和N368a的反相器电路的输出端子。
例如，基于耦合至第二电位调整部162的存储器单位MC的数量来设置负载电容C368a的电容值。以在开始电位调整之后电源线ARVSS的电位增加到充足电位(例如，V1)的周期期间提供第二电流的这种方式来设置负载电容C368a的电容值。更具体地，负载电容C368a的电容值基于耦合至晶体管N62的存储器单位MC的数量来设置。
更具体地，配置负载电容C368a的晶体管优选以驱动电流供应时间调整信号RSDLY的晶体管P368a的驱动能力与负载电容C368a的电容值的比率等于晶体管N62的驱动能力与耦合至电源线ARVSS的晶体管(这里均为NMOS晶体管)的寄生电容的比率的这种方式来配置。
在图9中，对应于每个存储器块MB来设置晶体管N62，使得负载电容C368a的电容值基于设置在存储器块MB中的存储器单位MC的数量来设置。此外，还可以在门电路G4中延迟信号，使得负载电容C368a的电容值优选通过考虑门电路G4中的延迟时间来设置。
具有这种配置的电流供应时间调整部DLY基于电流供应时间调整信号RSDLY来调整电流供应时间。更具体地，电流供应时间调整部DLY以通过负载电容C368a延迟电流供应时间调整信号RSDLY的这种方式来调整电流供应时间。更具体地，例如，以在电源线ARVSS的电位通过电位调整增加并稳定之后立刻停止第二电流的供应的这种方式来设置电流供应时间调整部DLY。
[负载电容等的布置]
接下来，将描述负载电容C368a的布置。图10是示出根据本发明第四实施例的存储器单元电位控制器的配置的示例的布局图。图10示出了第一电位调整部61、配置第二电位调整部162的晶体管P62、N62、P162a和P162b、以及电流供应时间调整部DLY的负载电容C368a的布局的示例。例如，图10还示出了一些存储器单位MC的布局的示例。
例如，图10示出了配置每个晶体管的扩散层Diff和栅极层Poly的布局。此外，图10还示出了耦合至扩散层Diff和栅极层Poly的各种电源线以及用于耦合至线的接触孔Cont的布局。应注意，不向图10中的所有接触孔增加符号。仅对一些接触孔增加的符号“Cont”达到不使扩散层Diff和栅极层Poly相互混淆的程度。
如上所述，负载电容C368a的电容值基于存储器跨MB中设置的存储器单位MC的数量来设置。此外，如图10所示，沿着X轴方向(第一方向)布置存储器块MB。此时，负载电容C368a优选沿着Y轴方向(第二方向)布置。更具体地，优选地，在Y轴方向侧的一端处，在存储器块MB的附近沿着Y轴方向布置负载电容C368a。
例如，当在图中左侧的最左边的存储器块MB的附近设置负载电容C368a时，在左侧的最左边的存储器块MB的附近沿着Y轴方向布置负载电容C368a。此外，当在图中最右边的存储器块MB的附近设置负载电容C368a时，在右侧最右边的存储器块MB的附近沿着Y轴方向布置负载电容C368a。通过负载电容C368a的这种布置，即使存储器块的数量增加，也可以有效地布置负载电容C368a。
此外，即使在存储器块MB内增加存储器单位MC的数量并且存储器单位阵列在Y方向上延伸，也可以在Y轴方向上顺序布置附加的负载电容C368a。以这种方式，可以有效地布置负载电容C368a。
在本实施例中，如图9所示，第一电位调整部61的晶体管N61和第二电位调整部162的晶体管P62、N62对应于每个存储器块MB设置。因此，将描述晶体管N61、P62和N62的布置。
优选地，在Y轴侧的对应存储器块MB的附近沿着X轴方向布置晶体管N61、P62和N62。例如，晶体管N61、P62和N62设置在图中下侧的存储器块MB的附近并且沿着X轴方向布置。还可以使晶体管N61、P62和N62设置在图中上侧的存储器块MB的附近并且沿着X轴方向布置。
在任一情况下，优选地，所有晶体管N61、P62和N62相对于存储器块MB布置在同一侧。换句话说，所有晶体管N61、P62和N62优选布置在图中的存储器块MB的下侧或上侧。通过这种布置，可以有效地布置所有晶体管N61、P62和N62。此外，即使存储器块MB的数量发生改变，也可以减少对晶体管N61、P62和N62的影响。
应注意，在图9和图10中，每个晶体管N61、P62和N62都设置在对应的存储器块MB中，但是还可以设置在存储器块MB外。
[施加给存储器单位的电位的调整]
接下来，将描述施加给存储器单位MC的电位的调整方法。图11是示出根据本发明第四实施例的当通过存储器单元电位控制器调整电位时电源线的电位变化的示图。图11示出了电源线ARVSS的电位变化。此外，图11示出了电源线ARVSS的电位根据每存储器块MB的存储器单位MC的数量的变化。
此外，图11示出了电流供应切换信号RSI的电位和电流供应时间调整信号RSDLY的电位根据每个存储器块MB的存储器单位MB的数量的变化。更具体地，当每个存储器块MB的存储器单位MB的数量较小时(换句话说，当负载电容C368a的电容值较小时)，通过虚线示出相应的电位。此外，当每个存储器块MB的存储器单位MB的数量较大时(换句话说，当负载电容C368a的电容值较大时)，通过实线示出相应的电位。
如图11所示，当信号线NMA和RS被设置为高电平并且通过存储器单元电位控制器360开始电位调整时，门电路G3输出高电平电流供应切换信号RSI。响应于此，第二电位调整部162中的晶体管P62和N62被切换为接通状态并开始第二电流的供应。
另一方面，用晶体管P368a和N378a配置的反相器电路基于高电平电流供应切换信号RSI输出高电平电流供应时间调整信号RSDLY。然而，由于负载电容C368a的影响，如图11所示，电流供应时间调整信号RSDLY的电位比电流供应切换信号RSI更适度地增加，并且在预定时间量内达到高电平。以这种方式，在电流供应时间调整部DLY中调整第二电流的电流供应时间。
门电路G4输出对应于已经达到高电平的电流供应时间调整信号RSDLY的低电平反相信号RSD。然后，门电路G3输出低电平电流供应切换信号RSI。响应于此，晶体管P62和N62被切换为断开状态，并且停止第二电流的供应。
例如，如图11所示，当负载电容C368a的电容值较小时，与负载电容C368a的电容值较大的情况相比，电流供应时间调整信号RSDLY的电位在较短时间内达到高电平。为此，与负载电容C368a的电容值较大的情况相比，当负载电容C368a的电容值较小时，电流供应时间较短。
此外，如图11所示，与每存储器块MB的存储器单位MC的数量较大的情况相比，当每存储器块MB的存储器单位MC的数量较小时，在短时间内增加电源线ARVSS的电位。
<本实施例的效果>
根据本实施例，除了上述实施例的效果之外，还可以得到以下效果。根据本实施例，电流供应时间调整部DLY基于电流供应时间调整信号RSDLY来调整第二电流的电流供应时间。根据这种配置，可以自由地调整电流供应时间，使得可以适当地调整电流供应时间。这使得可以防止电源线ARVSS的电位在稳定时增加，并且降低了电位调整所需的功耗。
此外，根据本实施例，电流供应时间调整部DLY利用负载电容C368a来配置。根据这种配置，简化了电流供应时间调整部DLY，使得可以容易地配置电流供应时间调整部DLY。
此外，根据本实施例，负载电容C368a被配置为PMOS或NMOS。根据这种配置，在其他电路块的制造工艺中同时形成负载电容C368a，使得不需要形成负载电容C368a的额外成本和时间。
此外，根据本实施例，负载电容C368a的电容值基于耦合至晶体管N62的存储器单位MC的数量来设置。根据这种配置，基于耦合至晶体管N62的存储器单位MC的数量来设置适当的电流供应时间。以这种方式，适当地调整用于设置电源线ARVSS的电位所需的功耗。
此外，根据本实施例，存储器单元20包括多个存储器块MB。同时，对应于每个存储器块MB设置晶体管P62和N62。然后，基于设置在存储器块MB中的存储器单位MC的数量来设置负载电容C368a的电容值。
根据这种配置，基于每个存储器块MB的存储单位MC的数量来设置适当的电流供应时间。以这种方式，适当地调整用于设置电源线ARVSS的电位所需的功耗。此外，根据这种配置，基于每个存储器块MB来提供第二电流，使得可以减小配置电流供应时间调整部DLY的负载电容C368a的电容值。因此，减小了负载电容C368a的芯片面积。
此外，根据本实施例，配置负载电容C368a的晶体管以驱动电流供应时间调整信号RSDLY的晶体管P368a的驱动能力与负载电容C378a的电容值的比率等于晶体管N62的驱动能力与耦合至电源线ARVSS的晶体管的寄生电容的比率的这种方式进行配置。
根据这种配置，即使发生存储器单位阵列的条件(诸如行数、列数、电位和温度)的变化或者即使在制造工艺中晶体管的阈值电压发生波动，也可以在适当的定时切换电流供应切换信号RSI。以这种方式，可以适当地调整电流供应时间。
此外，根据本实施例，沿着X轴方向布置多个存储器块MB。然后，在X轴方向侧的端部处的存储器块MB的附近沿着Y轴方向布置负载电容C368a。根据这种配置，即使存储器块MB的数量增加，也可以有效地布置负载电容C368a。此外，即使在存储器块MB内增加存储器单位MC的数量，也可以在Y轴方向上顺序布置附加的负载电容C368a，使得可以有效地布置负载电容C368a。
此外，根据本实施例，在Y轴方向侧上的对应存储器块MB的附近沿着X轴方向布置晶体管N61、P62和N62。根据这种配置，可以有效地布置晶体管N61、P62和N62。此外，即使存储器块MB的数量发生变化，也可以减少对晶体管N61、P62和N62的影响。
第五实施例
接下来，将描述本发明的第五实施例。在上述实施例中，仅调整低电位侧上的电源线ARVSS的电位。然而，本实施例描述了还调整高电位侧上的电位的情况。
图12是示出根据本发明第五实施例的存储器单元电位控制器的配置的示例的示图。应注意，图12示出了存储器单元电位控制器460和多个存储器单位MC。
在上述实施例中，存储器单位MC的高电位侧耦合至电源线VDD。然而，在本实施例中，如图12所示，存储器单位MC的高电位侧的端部(第二端)耦合至电源线ARVDD。电源线ARVDD通过下述晶体管P463耦合至电源线VDD。
如图12所示，存储器单元电位控制器460包括第一电位调整部61、第二电位调整部62、第三电位调整部463、第四电位调整部464、门电路G1等。
如图12所示，第三电位调整部463包括晶体管P463、P463a、N463a和门电路G6。在这些元件中，例如，晶体管N463a被配置为NMOS，而晶体管P463和P463a被配置为PMOS。
例如，门电路G6被配置为反相器电路。门电路G6的输入端子耦合至信号线RS。门电路G6的输出端子耦合至晶体管P463a和N463a。
晶体管P463的一端和晶体管N463的一端相互耦合。晶体管P463的另一端耦合至电源线ARVDD，并且晶体管N463的另一端例如耦合至电源线VSS。晶体管P463a和N463a的栅极耦合至门电路G6的输出端子。晶体管P463a和N463的一端耦合至晶体管P463的栅极。
晶体管P463的一端耦合至电源线VDD(第二源)，并且另一端耦合至电源线ARVDD(存储器单位MC的第二端部)。话句话说，晶体管P463的另一端耦合至存储器单位MC的第二端部以及晶体管P463a的另一端。晶体管P463是在电源线VDD和电源线ARVDD之间提供第三电流的晶体管。
如图12所示，例如，第四电位调整部464包括晶体管P464和N464。在这些晶体管中，晶体管N464被配置为NMOS，并且晶体管P464被配置为PMOS。
晶体管P464的一端和晶体管N464的一端相互耦合。晶体管N464的另一端耦合至电源线VSS(第一源)，并且晶体管P464的另一端耦合至电源线ARVDD。晶体管P464的栅极耦合至门电路G1的输出端子。晶体管N464的栅极耦合至第二电位调整部62的门电路G2的输出端子。晶体管P464和N464是在电源线VSS和电源线ARVDD之间提供第四电流的晶体管。
[施加给存储器单位的电位的调整]
接下来，将给出用于通过使用存储器单元电位控制器460调整施加于存储器单位MC的电位的方法的描述。应注意，下面将主要描述电源线ARVDD的电位调整，并且还根据需要描述电源线ARVSS的电位调整。
图13是示出根据本发明第五实施例的当通过存储器单元电位控制器调整电位时的电源线的电位变化的示图。应注意，图13示出了电源线ARVSS和ARVDD的电位变化。此外，图13还示出了当不执行根据本实施例的电位调整时的电位变化。
当信号线NMA的电位和信号线RS的电位被设置为高电平时，通过存储器单元电位控制器460执行电位的调整。当高电平信号被输入至门电路G1的两个输入端子时，从门电路G1的输出端子输出低电平信号。
在第四电位调整部464中，低电平信号被输入至晶体管P464的栅极，同时高电平信号被输入至晶体管N464的栅极。因此，晶体管P464和N464都被切换为接通状态。然后，晶体管P464和N464允许第四电流在电源线VDD和电源线ARVSS之间流动。应注意，电源线VSS耦合至低电位电源，使得电源线VSS的电位低于电源线ARVDD的电位。因此，第四电流从电源线ARVDD流向电源线VSS。
接下来，在第三电位调整部463中，晶体管N463a被切换为断开状态，并且晶体管P463a被切换到接通状态。然后，晶体管P463的栅极通过晶体管P463a耦合至晶体管P463的另一端(电源线ARVDD)。因此，晶体管P463的电位被设置为近似等于晶体管P463a的阈值电压且低于电源线ARVDD的电位的值。以这种方式，晶体管P463通过晶体管P463a被二极管耦合。换句话说，晶体管P463用作二极管耦合的晶体管。
因此，晶体管P463允许第三电流在电源线VDD和电源线ARVDD之间流动，同时通过晶体管P463a控制栅极电压来减小第三电流的电流量(电流值)。应注意，电源线VDD耦合至高电位电源，使得电源线VDD的电位高于电源线ARVDD的电位。因此，第三电流从电源线VDD流向电源线ARVDD。
以这种方式，第三电流通过第三电位调整部463流入电源线ARVDD。同时，存储器单位的泄漏电流从电源线ARVDD流动，并且第四电流通过第四电位调整部464从存储器单位流动。存储器单元电位控制器460基于这些电流调整电源线ARVDD(存储器单位MC的第二端部)的电位。应注意，存储器单元电位控制器460不仅执行电源线ARVDD的电位调整，而且还执行电源线ARVSS的电位调整。
当通过存储器单元电位控制器460执行电位调整时，如图13所示，电源线ARVDD的电位快速减小到预定电位，并且稳定在该电平。
根据本实施例，除了上述实施例的效果之外，还可以得到以下效果。根据本实施例，存储器单元电位控制器460基于通过第三电位调整部463的第三电流、通过第四电位调整部464提供的第四电流以及泄漏电流调整电源线ARVDD的电位。
根据该配置，第四电流流出电源线ARVDD，使得电源线ARVDD的电位可以快速减小并稳定在该减小的电平处。以这种方式，可以在短时间内将电源线ARVDD的电位设置为预定电位，使得还在电源线ARVDD中减小产品测试时间。
第六实施例
接下来，将描述本发明的第六实施例。本实施例描述了电源线ARVSS和电源线ARVDD通过电位调整部相互耦合的情况。图14是示出根据本发明第六实施例的存储器单元电位控制器的配置的示例的示图。应注意，在图14中示出了存储器单元电位控制器560和多个存储器单位MC。
如图14所示，存储器单元电位控制器560包括第一电位调整部61、第三电位调整部463、第五电位调整部565、门电路G1等。
如图14所示，例如，第五电位调整部565包括门电路G7以及晶体管P565和N567。在这些晶体管中，例如，晶体管N565被配置为NMOS，并且晶体管P565被配置为PMOS。
晶体管P565的一端和晶体管N565的一端相互耦合。晶体管P565的另一端耦合至电源线ARVDD(存储器单位MC的第二端部)，并且晶体管N565的另一端耦合至电源线ARVSS(存储器单位MC的第一端部)。晶体管P565的栅极耦合至门电路G1的输出端子。晶体管N62的栅极耦合至门电路G7的输出端子。晶体管P565和N565是在电源线ARVDD和电源线ARVSS之间提供第五电流的晶体管。
例如，门电路G7被配置为反相器电路。门电路G7的输入端子耦合至门电路G1的输出端子。然后，门电路G7的输出端子耦合至晶体管N565的栅极。
[施加于存储器单位的电位的调整]
接下来，将给出用于调整施加于存储器单位MC的电位的方法的描述。图15是示出根据本发明第六实施例的当通过存储器单元电位控制器调整电位时电源线的电位变化的示图。应注意，图15示出了电源线ARVSS和ARVDD的电位变化。此外，图15还示出了当不执行根据本发明的电位调整时的电源线ARVSS和ARVDD的电位变化以及上述第五实施例中的电源线ARVSS和ARVDD的电位变化。
当信号线NMA和RS都被设置为高电平时，由存储器单元电位控制器460执行电位调整。当高电平信号被输入至门电路G1的两个输入端子时，从门电路G1的输出端子输出低电平信号。
在第五电位调整部565中，低电平信号被输入至晶体管P565的栅极，同时高电平信号被输入至晶体管N565的栅极。因此，晶体管P565和N565被切换为接通状态。然后，晶体管P565和N565允许第五电流在电源线ARVDD和电源线ARVSS之间流动。应注意，电源线ARVDD的电位高于电源线ARVSS的电位。因此，第五电流从电源线ARVDD流向电源线ARVSS。
以这种方式，第五电流通过第五电位调整部565流入电源线ARVSS，并且同时，存储器单位MC的泄漏电流流入电源线ARVSS。另一方面，第一电流通过第一电位调整部61流出电源线ARVSS。存储器单元电位控制器560基于这些电流调整电源线ARVSS(存储器单位MC的第一端部)的电位。
第三电流通过第三电位调整部463流入电源线ARVDD。另一方面，存储器单位MC的泄漏电流流出电源线ARVDD，并且同时，第五电流通过第五电位调整部565流出电源线ARVDD。存储器单元电位控制器560基于这些电流调整电源线ARVDD(存储器单位MC的第二端部)的电位。
当通过存储器单元电位控制器560执行电位调整时，如图15所示，电源线ARVSS的电位快速增加到预定电位并保持在该电平处，而电源线ARVDD的电位快速降低到预定电位并且保持在该电平处。然而，在本实施例中，电源线ARVSS和电源线ARVDD通过晶体管N565和P565相互耦合。因此，如图15所示，与第五实施例相比，电源线ARVSS的电位温和地增加并且电源线ARVDD的电位温和地降低。例如，电源线ARVSS和ARVDD之间的电位差近似等于晶体管N565和P565的阈值电压的总电压。
根据本实施例，除了上述实施例的效果之外，还可以得到以下效果。根据本实施例，存储器单元电位控制器560允许第五电流通过配置第五电位调整部565的晶体管N565和P565在电源线ARVSS和电源线ARVDD之间流动。
根据这种配置，可以在电源线ARVSS和电源线ARVDD之间分配电位差，使得可以执行电源线ARVSS和ARVDD的电位调整，同时保持存储器单位MC的数据保持特性。此外，可以进一步减小泄漏电流。
第七实施例
接下来，将描述本发明的第七实施例。在上述实施例中，通过使用存储器单元电位控制器提供源于电源线VDD的电流来调整电源线ARVSS的电位。这些配置能够减少测试时间，即使例如在低温或室温下泄漏电流较小的情况。
然而，当假设仅在具有大泄漏电流的高温下执行测试时，可以减少测试时间而不需要包括这些配置。在这种情况下，例如，可以仅通过在电源线ARVSS和第一源之间提供的电流来调整电源线ARVSS的电位。因此，本实施例描述了仅通过在电源线ARVSS和第一源之间提供的电流来调整电源线ARVSS的电位的情况。
图16是示出根据本发明第七实施例的存储器单元电位控制器的配置的示例的示图。应注意，图16示出了存储器单元电位控制器660和多个存储器单位MC。
如图16所示，存储器单元电位控制器660包括第一电位调整部61、第六电位调整部666、门电路G8和G9等。
如图16所示，例如，第六电位控制部666包括晶体管N666、P666a、N666a和N666b。在这些晶体管中，例如，晶体管N666、N666a和N666b被配置为NMOS，以及晶体管P666a被配置为PMOS。晶体管P666a的一端和晶体管N666a的一端相互耦合。晶体管P666a的另一端耦合至电源线VDD，并且晶体管N666a的另一端耦合至电源线ARVSS。晶体管P666a的栅极耦合至信号线RS。晶体管N666a的栅极耦合至门电路G8的输出端子。晶体管P666a和N666a的一端耦合至晶体管N666的栅极以及晶体管N666b的一端。
晶体管N666b的另一端耦合至电源线VSS。晶体管N666b的栅极耦合至门电路G9的输出端子。
晶体管N666的一端耦合至电源线VSS(第一源)。然后，晶体管N666的另一端耦合至电源线ARVSS(存储器单位MC的第一端部)。晶体管N666是在电源线VSS和电源线ARVSS之间提供第六电流的晶体管。
门电路G8利用具有两个输入的逻辑电路来配置。门电路G8是当低电平信号被输入至一个输入端子和高电平信号被输入至另一输入端子时输出高电平信号的逻辑电路。例如，信号线NMA耦合至门电路G8的一个端部，并且例如，信号线RS耦合至门电路G8的另一端部。门电路G8的输出端子耦合至晶体管N666a的栅极。
例如，门电路G9利用具有两个输入的AND电路来配置。信号线NMA和RS耦合至门电路G9的输入端子。门电路G9的输出端子耦合至晶体管N666b的栅极。
[施加于存储器单元的电位的调整]
接下来，将给出通过使用存储器单元电位控制器660调整施加于存储器单位MC的电位的方法的描述。应注意，例如，主要在高温下的产品测试中执行使用存储器单元电位控制器660的电位调整。
<<第一状态>>
当信号线NMA和RS均设置为高电平时，门电路G8输出低电平信号。此外，门电路G9输出高电平信号。此时，低电平信号被输入至第六电位调整部666的晶体管N666a的栅极。此外，高电平信号被输入至晶体管P666a的栅极。因此，晶体管P666a和N666a均被切换为断开状态。此外，高电平信号被输入至晶体管N666b的栅极，使得晶体管N666b被切换至接通状态。响应于此，低电平信号通过晶体管N666b被输入至晶体管N666的栅极，使得晶体管N666被切换为断开状态。因此，不通过晶体管N666执行第六电流的供应。
另一方面，高电平信号被输入至第一电位调整部61的晶体管P61a的栅极以及晶体管N61a的栅极。因此，晶体管P61a被切换为断开状态，并且晶体管N61a被切换为接通状态。响应于此，晶体管N61的另一端(电源线ARVSS)通过晶体管N61a耦合至晶体管N61的栅极。换句话说，晶体管N61是通过晶体管N61a耦合的二极管。
因此，当信号线NMA和RS均被设置为高电平时，通过第一电位调整部61将第一电流提供给电源线ARVSS。另一方面，停止通过第六电位调整部666进行第六电流的供应。因此，存储器单元电位控制器660基于第一电流和泄漏电流调整电源线ARVSS的电位。该状态在下文将被称为第一状态。在第一状态下，电源线VSS和电源线ARVSS之间提供的电流最小。在第一状态下执行的测试例如被称为“待机模式测试”。
<<第二状态>>
接下来，将给出信号线NMA被设置为低电平且信号线RS被设置为高电平的情况。在这种情况下，门电路G8输出高电平信号。此外，门电路G9输出低电平信号。此时，高电平信号被输入至晶体管N666a的栅极。此外，高电平信号被输入至晶体管P666a的栅极。因此，晶体管P666a被切换到断开状态，并且晶体管N666a被切换到接通状态。此外，低电平信号被输入至晶体管N666b的栅极，使得晶体管N666b被切换到断开状态。响应于此，晶体管N666的另一端通过晶体管N666a耦合至晶体管N666的栅极。换句话说，晶体管N666是通过晶体管N666a耦合的二极管。
应注意，由于信号线RS的电位被设置为高电平，所以第一电位调整部61的操作与第一状态相同。
因此，当信号NMA被设置为低电平且信号RS被设置为高电平时，通过第一电位调整部61将第一电流提供给电源线ARVSS。同时，通过第六电位调整部666将第六电流提供给电源ARVSS。然而，由于第六电位调整部666的晶体管N666是二极管耦合的，所以减小了第六电流的电流值。因此，存储器单元电位控制器660基于第一电流、第六电流和泄漏电流调整电源ARVSS的电位。该状态在下文被称为第二状态。在第二状态下，在电源线VSS和电源线ARVSS之间提供的电流大于第一状态。在第二状态下执行的测试例如被称为“待机模式”。
<<第三状态>>
接下来，将给出信号线NMA被设置为低电平且信号线RS被设置为低电平的情况的描述。在这种情况下，门电路G8输出低电平信号。此外，门电路G9输出低电平信号。此时，低电平信号被输入至晶体管N666a和P666a的栅极。因此，晶体管P666a被切换到接通状态，并且晶体管N666a被切换到断开状态。此外，低电平信号被输入至晶体管N666b的栅极，使得晶体管N666b被切换到断开状态。响应于此，高电平信号被输入至晶体管N666的栅极。因此，晶体管N666被切换到接通状态。然而，由于晶体管N666a处于断开状态，所以晶体管N666不是如第二状态的二极管耦合。
另一方面，低电平信号被输入至第一电位调整部61的晶体管P61a的栅极以及晶体管N61a的栅极。因此，晶体管P61a被切换为接通状态且晶体管N61a被切换到断开状态。响应于此，高电平信号被输入至晶体管N61的栅极。因此，晶体管N61被切换到接通状态。然而，由于晶体管N61a处于断开状态，所以晶体管N61不是如第一状态和第二状态的二极管耦合。
因此，当信号线NMA和RS都被设置为低电平时，通过第一电位调整部61将第一电流提供给电源线ARVSS。同时，通过第六电位调整部666将第六电流提供给电源线ARVSS。然而，第一电位调整部61的晶体管N61和第六电位调整部666的晶体管N666都不是二极管耦合的而是正常耦合的，使得第一电流和第六电流的电流值不受限制。因此，存储器单元电位控制器660基于第一电流、第六电流和泄漏电流调整电源线ARVSS。
该状态将在下文被称为第三状态。在第三状态中，在电源线VSS和电源线SRVSS之间提供的电流大于第二状态。换句话说，在第三状态下在电源线VSS和电源线ARVSS之间流动的电流在三个状态中是最大的。在第三状态中，例如，针对测试中的存储器单位MC执行数据写入“Write”和数据读取“Read”。
进行电位调整直到电源线ARVSS的电位增加并稳定所需的时间在第一状态中是最长的，然后顺序是第二状态和第三状态。在产品测试中，电位调整所需的时间可以相应地通过根据将被测试的项目切换信号线NMA和RS的电位来改变。
根据本实施例，通过第一电位调整部61和第六电位调整部666，通过在电源线VSS和电源线ARVSS之间提供电流来调整电源线VSS的电位。根据该配置，可以仅通过在电源线(第一源)VSS和电源线ARVSS之间提供的电流来自由地调整电源线ARVSS的电位。以这种方式，可以将电源线ARVSS设置为适当的电位。
此外，二极管耦合的晶体管N61的沟道宽度的有效长度稍稍减小，并且电源线ARVSS的电位增加。这使得可以增加第一电流的电流值，使得电源线ARVSS的电位可以在较短时间内设置为大于电源线VSS的预定电位。此外，这使得可以进一步减少测试时间。
此外，根据本实施例的半导体设备主要用于高温下的测试。泄漏电流大于低温和室温，使得可以通过仅使用第一电位调整部61和第六电位调整部666来调整电源线ARVSS的电位。
其他实施例
除了上述实施例之外，本发明的半导体设备可以包括以下配置。例如，存储器单元电位控制器可以配置有第三电位调整部463、第四电位调整部464、门电路G1和G2等，从而仅调整电源线ARVDD的电位。
虽然基于示例性实施例具体描述了发明人做出的本发明，但本发明不限于这些具体的示例性实施例。本领域技术人员应理解，在不背离本发明的范围的情况下可以进行各种修改和变化。

Claims (16)

1.一种半导体设备，包括：
存储器单元，包括通过从第一源和第二源施加的电压驱动的存储器单位；以及
存储器单元电位控制器，用于调整施加于所述存储器单位的所述电压的电位，
其中所述存储器单元电位控制器包括第一电位调整部和第二电位调整部，
其中所述存储器单元电位控制器通过所述第一电位调整部在所述第一源和所述存储器单位的第一端部之间提供第一电流，
其中所述存储器单元电位控制器通过所述第二电位调整部在所述第二源和所述存储器单位的所述第一端部之间提供第二电流，并且
其中所述存储器单元电位控制器基于所述第一电流、所述第二电流和在所述存储器单位的所述第一端部和第二端部之间流动的泄漏电流调整所述存储器单位的所述第一端部的电位，
其中所述第一电位调整部以电流供应能力大于所述第二电位调整部的这种方式来配置。
2.根据权利要求1所述的半导体设备，
其中所述第二电位调整部被配置为提供所述第二电流，所述第二电流的电流值大于所述存储器单位的所述泄漏电流。
3.根据权利要求2所述的半导体设备，
其中所述第二电位调整部被耦合至多个所述存储器单位的所述第一端部，
其中所述第二电位调整部被配置为提供所述第二电流，所述第二电流大于所述存储器单位的泄漏电流的总和。
4.根据权利要求1所述的半导体设备，
其中所述第一电位调整部被配置为MOSFET(金属氧化物半导体场效应晶体管)，并且具有允许所述第一电流流过的晶体管，
其中所述第二电位调整部被配置为MOSFET，并且具有允许所述第二电流流过的晶体管，并且
其中所述第一电位调整部的晶体管以及所述第二电位调整部的晶体管以所述第一电位调整部的晶体管的沟道宽度与沟道长度的比率大于所述第二电位调整部的晶体管的沟道宽度与沟道长度的比率的这种方式来配置。
5.根据权利要求1所述的半导体设备，
其中所述第一电位调整部包括第一二极管耦合的晶体管，并且
其中所述第一电位调整部被配置为通过所述第一二极管耦合的晶体管提供所述第一电流。
6.根据权利要求1所述的半导体设备，
其中所述第二电位调整部包括第二二极管耦合的晶体管，并且
其中所述第二电位调整部被配置为通过所述第二二极管耦合的晶体管提供所述第二电流。
7.根据权利要求1所述的半导体设备，
其中当通过所述第二电位调整部的所述第二电流的供应开始之后经过预定电流供应时间时，所述存储器单元电位控制器停止所述第二电流的供应。
8.根据权利要求7所述的半导体设备，
其中所述存储器单元电位控制器包括电流供应切换信号生成部，用于生成电流供应切换信号以切换为接通和断开，从而通过所述第二电位调整部供应所述第二电流，并且将所生成的电流供应切换信号输出至所述第二电位调整部，并且
其中当在输出用于供应所述第二电流的所述电流供应切换信号之后经过所述预定电流供应时间时，所述电流供应切换信号生成部输出所述电流供应切换信号以停止所述第二电流的供应。
9.根据权利要求8所述的半导体设备，
其中所述电流供应切换信号生成部包括电流供应时间调整部，
其中所述电流供应切换信号生成部基于所述电流供应切换信号生成电流供应时间调整信号，并且
其中所述电流供应时间调整部基于所述电流供应时间调整信号来调整所述电流供应时间。
10.根据权利要求9所述的半导体设备，
其中所述电流供应时间调整部被配置为负载电容。
11.根据权利要求10所述的半导体设备，
其中基于耦合至所述第二电位调整部的所述存储器单位的数量来设置所述电流供应时间调整部的所述负载电容的电容值。
12.根据权利要求11所述的半导体设备，
其中所述存储器单位包括多个存储器块，每个所述存储器块均包括所述存储器单位，
其中所述存储器单元电位控制器包括对应于每个所述存储器块的所述第二电位调整部，并且
其中基于在所述存储器块中设置的所述存储器单位的数量来设置所述负载电容的电容值。
13.根据权利要求12所述的半导体设备，
其中所述存储器块沿着第一方向布置，
其中在每个所述存储器块中，沿着所述第一方向且沿着第二方向以矩阵形式布置所述存储器单位，并且
其中在第一方向侧的端部处的存储器块的附近，沿着所述第二方向布置所述负载电容。
14.根据权利要求13所述的半导体设备，
其中在第二方向侧上的对应存储器块的附近，所述第一电位调整部和所述第二电位调整部沿着所述第一方向布置。
15.根据权利要求1所述的半导体设备，
其中所述存储器单元电位控制器包括：第三电位调整部，设置在所述第二源和所述存储器单位的第二端部之间；以及
第四电位调整部，设置在所述第一源和所述存储器单位的第二端部之间，
其中所述存储器单元电位控制器基于通过所述第三电位调整部在所述第二源和所述第二端部之间提供的第三电流、通过所述第四电位调整部在所述第一源和所述第二端部之间提供的第四电流以及在所述存储器单位的第一端部和第二端部之间流动的所述泄漏电流来调整所述存储器单位的第二端部的电位。
16.一种半导体设备，包括：
存储器单元，包括通过从第一源和第二源施加的电压驱动的存储器单位；以及
存储器单元电位控制器，用于调整施加于所述存储器单位的所述电压的电位，
其中所述存储器单元电位控制器包括：
第一电位调整部，设置在所述第一源与所述存储器单位的第一端部之间；
第三电位调整部，设置在所述第二源与所述存储器单位的第二端部之间；和
第五电位调整部，设置在所述第一端部与所述第二端部之间，
其中所述存储器单元电位控制器基于通过所述第一电位调整部在所述第一源和所述存储器单位的所述第一端部之间提供的第一电流、通过所述第五电位调整部在所述存储器单位的所述第一端部和所述第二端部之间提供的第五电流、以及在所述存储器单位的所述第一端部和第二端部之间流动的泄漏电流来调整所述存储器单位的所述第一端部的电位，并且
其中所述存储器单元电位控制器基于通过所述第三电位调整部在所述第二源和所述存储器单位的所述第二端部之间提供的第三电流、通过所述第五电位调整部在所述存储器单位的所述第一端部和所述第二端部之间提供的第五电流、以及在所述存储器单位的所述第一端部和第二端部之间流动的所述泄漏电流来调整所述存储器单位的所述第二端部的电位。
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