CN108768327A - 运算放大器 - Google Patents

Abstract

本发明实施例提出一种运算放大器，涉及集成电路技术领域。该运算放大器包括第一级放大器、第二级放大器、电容及开关，第一级放大器的输出端与第二级放大器的输入端电连接，第二级放大器的输出端与第一级放大器的同相输入端电连接，电容的一端与第一级放大器的输出端电连接，电容的另一端与第二级放大器的输出端电连接，开关与电容并联，开关根据第一级放大器的输入端电压和第二级放大器的输出端电压进行闭合或断开，而在开关闭合时，电容两端的电荷将发生共享，有效地加快运算放大器的响应速度，减小运算放大器的稳定时间。

Description

运算放大器

技术领域

本发明涉及集成电路技术领域，具体而言，涉及一种运算放大器。

背景技术

目前，运算放大器在模拟集成电路中的应用相当广泛，常用的运算放大器包括单级运算放大器、两级运算放大器、三极运算放大器等，两级运算放大器因其较高的增益和较宽的输出摆幅而得到广泛的应用，然而由于两级运算放大器具有两个相近的低频极点，因此频率补偿是两级运算放大器不可避免的问题。

一般来说，两级运算放大器都是采用米勒补偿来实现频率补偿的，其主要是将主极点和次极点***达到频率补偿的效果，使得运算放大器具有稳定的输出。然而，米勒补偿的引入也会带了摆率限制的问题，运算放大器的摆率很大程度上是受米勒补偿电容Cc的影响：SR＝Iss/Cc，即米勒补偿电容Cc越大，摆率SR越小，而摆率SR的受限无疑会影响到运算放大器的阶跃响应速度，从而增加了运算放大器的稳定时间。

发明内容

本发明实施例的目的在于提供一种运算放大器，通过在电容两端并联开关，从而有效地加快运算放大器的响应速度，减小运算放大器的稳定时间。

为了实现上述目的，本发明实施例采用的技术方案如下：

本发明实施例提出一种运算放大器，所述运算放大器包括第一级放大器、第二级放大器、电容及开关，所述第一级放大器的输出端与所述第二级放大器的输入端电连接，所述第二级放大器的输出端与所述第一级放大器的同相输入端电连接，所述电容的一端与所述第一级放大器的输出端电连接，所述电容的另一端与所述第二级放大器的输出端电连接，所述开关与所述电容并联，所述开关根据所述第一级放大器的反相输入端电压和所述第二级放大器的输出端电压进行闭合或断开。

相对现有技术，本发明实施例具有以下有益效果：

本发明实施例提供的运算放大器，包括第一级放大器、第二级放大器、电容及开关，所述第一级放大器的输出端与所述第二级放大器的输入端电连接，所述第二级放大器的输出端与所述第一级放大器的同相输入端电连接，所述电容的一端与所述第一级放大器的输出端电连接，所述电容的另一端与所述第二级放大器的输出端电连接，所述开关与所述电容并联，所述开关根据所述第一级放大器的反相输入端电压和所述第二级放大器的输出端电压进行闭合或断开，而在开关闭合时，电容两端的电荷将发生共享，有效地加快运算放大器的响应速度，减小运算放大器的稳定时间。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了本发明实施例所提供的运算放大器的结构框图。

图2示出了本发明实施例所提供的运算放大器在加入正阶跃信号时，电路的响应示意图。

图3示出了本发明实施例所提供的运算放大器在加入正阶跃信号时，电容两端的电压变化示意图。

图4示出了本发明实施例所提供的运算放大器在加入负阶跃信号时，电路的响应示意图。

图5示出了本发明实施例所提供的运算放大器在加入负阶跃信号时，电容两端的电压变化示意图。

图6示出了本发明实施例所提供的运算放大器的一种电路结构示意图

图标：100-运算放大器；110-第一级放大器；120-第二级放大器；130-电容；140-开关；111-第一输入对管；112-第二输入对管；113-第一尾电流源；114-第二尾电流源；115-第一电流镜；116-第二电流镜；117-第一浮动电流源；118-第二浮动电流源。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

请参照图1，为本发明实施例所提供的运算放大器100的结构框图。所述运算放大器100包括第一级放大器110、第二级放大器120、电容130及开关140，所述第一级放大器110的输出端(即A点)与所述第二级放大器120的输入端(即D点)电连接，所述第二级放大器120的输出端(即C点)与所述第一级放大器110的同相输入端电连接，所述电容130的一端与所述第一级放大器110的输出端电连接，所述电容130的另一端与所述第二级放大器120的输出端电连接，所述开关140与所述电容130并联，所述开关140根据所述第一级放大器110的反相输入端电压vinp和所述第二级放大器120的输出端电压vout进行闭合或断开。

其中，该电容130为米勒补偿电容，用于实现运算放大器100的频率补偿。

在一种可选的实施方式中，可以设置一个电压检测装置，用于检测第一级放大器110的反相输入端电压vinp与第二级放大器120的输出端电压vout，并在第一级放大器110的反相输入端的电压vinp与第二级放大器120的输出端电压vout满足预设条件时，控制开关140闭合；否则，控制开关140断开，从而实现开关140根据第一级放大器110的反相输入端电压vinp和第二级放大器120的输出端电压vout进行闭合或断开。

在另一种可选的实施方式中，所述开关140可采用MOS管，所述开关140的栅极与所述第一级放大器110的反相输入端同时接收同一个输入信号，所述开关140的漏极与所述电容130的一端电连接，所述开关140的源极与所述电容130的另一端电连接。

优选地，所述开关140的栅极与所述第一级放大器110的反相输入端电连接，以实现开关140的栅极与第一级放大器110的反相输入端同时接收同一个输入信号，即保证了开关140的栅极与第一级放大器110的反相输入端接收的是同频率同相位的输入信号。如此，当一信号输入设备(比如D/A转换器)向第一级放大器110的反相输入端输出上述的输入信号时，由于开关140的栅极与第一级放大器110的反相输入端电连接，使得开关140的栅极可以与第一级放大器110的反相输入端同时接收到来自该信号输入设备的输入信号。例如，信号输入设备在第一级放大器110的反相输入端加入一个阶跃信号，当反相输入端的电压vinp与第二级放大器120的输出端电压vout满足预设条件时，开关140自动实现闭合，即开关140的源极和漏极导通，此时电容130两端的电荷将发生共享，电容130上的电荷会通过开关140流入第二级放大器120的输出端。由于电容130两端的电荷发生共享，第一级放大器110的输出端(即A点)的电位下降速度会变快，而第一级放大器110的输出端的电位下降速度变快一方面使得第二级放大器120的输出端的电位(即C点)上升速度加快，使得电路快速响应，另一方面使得第二级放大器120的输出端的充电电流增大，这样进一步加快了第二级放大器120的输出端的电位的上升速度，从而使电路快速响应，快速趋于稳定。

如图2所示，为运算放大器100在加入正阶跃信号时，电路的响应示意图。由于运算放大器100的负反馈，当输入正阶跃信号时，运算放大器100的输出会跟随输入变化，电路会对电容130的左端放电，而对电容130的右端充电。电容130两端的电压变化如图3所示，其中，虚线表示运算放大器100的输出端电压的变化曲线，细实线表示电容130左端电压的变化曲线，粗实线表示运算放大器100没加开关140时输出端电压的变化曲线。

如图4所示，为运算放大器100在加入负阶跃信号时，电路的响应示意图。由于运算放大器100的负反馈，当输入负阶跃信号时，运算放大器100的输出会跟随输入变化，电路会对电容130的左端充电，而对电容130的右端放电。此时电容130两端的电压变化如图5所示，其中，虚线表示运算放大器100的输出端电压的变化曲线，细实线表示电容130左端电压的变化曲线，粗实线表示运算放大器100没加开关140时输出端电压的变化曲线。

下面，给出一个实例，以对利用开关140实现运算放大器100快速响应的原理进行详细说明。

在图6所示的运算放大器100中，所述第一级放大器110包括第一输入对管111、第二输入对管112、第一尾电流源113、第二尾电流源114、第一电流镜115、第二电流镜116、第一浮动电流源117及第二浮动电流源118，所述第一输入对管111与所述第一尾电流源113、所述第一电流镜115电连接，所述第二输入对管112与所述第二尾电流源114、所述第二电流镜116电连接，所述第一浮动电流源117及所述第二浮动电流源118均电连接于所述第一电流镜115与所述第二电流镜116之间。

在本实施例中，所述电容130包括第一电容Cc1和第二电容Cc2，所述开关140包括第一开关S1和第二开关S2，所述第一开关S1的栅极与所述第一输入对管111电连接，所述第一开关S1的漏极与所述第一电流镜115及所述第一电容Cc1的一端电连接，所述第一开关S1的源极与所述第一电容Cc1的另一端电连接；所述第二开关S2的栅极与所述第二输入对管112电连接，所述第二开关S2的漏极与所述第二电流镜116及所述第二电容Cc2的一端电连接，所述第二开关S2的源极与所述第二电容Cc2的另一端电连接。

在本实施例中，所述第一开关S1及所述第二开关S2均采用MOS管，其中，所述第一开关S1为NMOS管，所述第二开关S2为PMOS管。

在本实施例中，所述第一输入对管111包括第一NMOS管MN1和第二NMOS管MN2，所述第二输入对管112包括第一PMOS管MP1和第二PMOS管MP2，所述第一NMOS管MN1的栅极和所述第一PMOS管MP1的栅极作为所述第一级放大器110的同相输入端与所述第二级放大器120的输出端(即C点)电连接，所述第二NMOS管MN2的栅极和所述第二PMOS管MP2的栅极作为所述第一级放大器110的反相输入端，所述第二NMOS管MN2的栅极与所述第一开关S1的栅极电连接，所述第二PMOS管MP2的栅极与所述第二开关S2的栅极电连接；所述第一NMOS管MN1的源极和所述第二NMOS管MN2的源极均与所述第一尾电流源113电连接，所述第一NMOS管MN1的漏极和所述第二NMOS管MN2的漏极均与所述第一电流镜115电连接，所述第一PMOS管MP1的源极和所述第二PMOS管MP2的源极均与所述第二尾电流源114电连接，所述第一PMOS管MP1的漏极和所述第二PMOS管MP2的漏极均与所述第二电流镜116电连接。

其中，在本实施例中，该第一尾电流源113可以采用NMOS管，第一尾电流源113的漏极与所述第一NMOS管MN1的源极和所述第二NMOS管MN2的源极均电连接，第一尾电流源113的源极接地，第一尾电流源113的栅极用于与一电源Vss2电连接；该第二尾电流源114可以采用PMOS管，第二尾电流源114的源极与一电源VDD电连接，第二尾电流源114的漏极与所述第一PMOS管MP1的源极和所述第二PMOS管MP2的源极均电连接，第二尾电流源114的栅极用于与一电源Vss1电连接。

在本实施例中，所述第一电流镜115包括第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP7a、第六PMOS管MP7b，其中，第三PMOS管MP3和第四PMOS管MP4为电流镜负载，第五PMOS管MP7a和第六PMOS管MP7b为Cascode管。所述第三PMOS管MP3的源极与所述第四PMOS管MP4的源极电连接，所述第三PMOS管MP3的栅极与所述第四PMOS管MP4的栅极电连接，所述第三PMOS管MP3的漏极与所述第五PMOS管MP7a的源极电连接，所述第四PMOS管MP4的漏极与所述第六PMOS管MP7b的源极电连接，所述第一开关S1的漏极与所述第一电容Cc1的一端均电连接于所述第四PMOS管MP4的漏极与所述第六PMOS管MP7b的源极之间(即图6中的A点)，所述第五PMOS管MP7a的栅极与所述第六PMOS管MP7b的栅极电连接，所述第五PMOS管MP7a的漏极与所述第一浮动电流源117电连接，所述第六PMOS管MP7b的漏极与所述第二浮动电流源118电连接，所述第一NMOS管MN1的漏极电连接于所述第三PMOS管MP3的漏极与所述第五PMOS管MP7a的源极之间，所述第二NMOS管MN2的漏极电连接于所述第四PMOS管MP4的漏极与所述第六PMOS管MP7b的源极之间(即图6中的A点)。

在本实施例中，所述第二电流镜116包括第三NMOS管MN7a、第四NMOS管MN7b、第五NMOS管MN3、第六NMOS管MN4，所述第三NMOS管MN7a的漏极与所述第一浮动电流源117电连接，所述第四NMOS管MN7b的漏极与所述第二浮动电流源118电连接，所述第三NMOS管MN7a的栅极与所述第四NMOS管MN7b的栅极电连接，所述第三NMOS管MN7a的源极与所述第五NMOS管MN3的漏极电连接，所述第四NMOS管MN7b的源极与所述第六NMOS管MN4的漏极电连接，所述第二开关S2的漏极与所述第二电容Cc2的一端均电连接于所述第四NMOS管MN7b的源极与所述第六NMOS管MN4的漏极之间(即图6中的B点)；所述第五NMOS管MN3的栅极与所述第六NMOS管MN4的栅极电连接，所述第五NMOS管MN3的源极与所述第六NMOS管MN4的源极均接地；所述第一PMOS管MP1的漏极电连接于所述第三NMOS管MN7a的源极与所述第五NMOS管MN3的漏极之间，所述第二PMOS管MP2的漏极电连接于所述第四NMOS管MN7b的源极与所述第六NMOS管MN4的漏极之间(即图6中的B点)。

在本实施例中，所述第二级放大器120包括第七PMOS管MP8和第七NMOS管MN8，所述第七PMOS管MP8的栅极与所述第六PMOS管MP7b的漏极电连接，所述第七PMOS管MP8的漏极与所述第七NMOS管MN8的漏极电连接并作为所述第二级放大器120的输出端，所述第七NMOS管MN8的栅极与所述第四NMOS管MN7b的漏极电连接，所述第七NMOS管MN8的源极接地，所述第一NMOS管MN1的栅极和所述第一PMOS管MP1的栅极均电连接于所述第七PMOS管MP8的漏极与所述第七NMOS管MN8的漏极之间，所述第七PMOS管MP8的栅极与所述第七NMOS管MN8的栅极作为所述第二级放大器120的输入端，所述第一开关S1的源极、第一电容Cc1的另一端、所述第二开关S2的源极、第二电容Cc2的另一端均电连接于所述第七PMOS管MP8的漏极与所述第七NMOS管MN8的漏极之间。也即是说，在本实施例中，所述第七PMOS管MP8的漏极与所述第七NMOS管MN8的漏极连接后共同作为该第二级放大器120的输出端，可将输出端电压vout输出至第一级放大器110的同相输入端(即第一NMOS管MN1的栅极以及所述第一PMOS管MP1的栅极)。

在本实施例中，所述第一浮动电流源117包括第八NMOS管MN5及第八PMOS管MP5，所述第八NMOS管MN5的漏极及所述第八PMOS管MP5的源极均与所述第五PMOS管MP7a的漏极电连接，所述第八NMOS管MN5的源极与所述第八PMOS管MP5的漏极均与所述第三NMOS管MN7a的漏极电连接，所述第八NMOS管MN5的栅极用于与一电源Vb1电连接，所述第八PMOS管MP5的栅极用于与一电源Vb2电连接。

在本实施例中，所述第二浮动电流源118包括第九NMOS管MN6及第九PMOS管MP6，所述第九NMOS管MN6的漏极及所述第九PMOS管MP6的源极均与所述第六PMOS管MP6的漏极电连接，所述第九NMOS管MN6的源极与所述第九PMOS管MP6的漏极均与所述第四NMOS管MNPb的漏极电连接，所述第九NMOS管MN6的栅极用于与一电源Vb3电连接，所述第九PMOS管MP6的栅极用于与一电源Vb4电连接。

在本实施例中，第八NMOS管MN5和第八PMOS管MP5、第九NMOS管MN6和第九PMOS管MP6分别构成浮动的电流源(即第一浮动电流源117、第二浮动电流源118)，主要用于通过改变电流大小来调节第七PMOS管MP8和第七NMOS管MN8的栅极偏置电压。

在本实施例中，所述第三NMOS管的源极、第三PMOS管的源极以及第七PMOS管MP8的源极均电连接于一电源Vdda。

在本实施例中，对于第一开关S1，其闭合条件可以为：当输入端电压减去输出端电压大于第一开关S1的开启电压时(即vinp-vout>vthn时)，第一开关S1闭合；对于第二开关S2，其闭合条件可以为：当输入端电压减去输出端电压小于第二开关S2的开启电压时(即|vinp-vout|<|vthp|)，第二开关S2闭合。

基于上述闭合条件，在图6所示的运算放大器100中，当vinp输入正阶跃信号时，第二NMOS管MN2流过的电流增大，而第二PMOS管MP2流过的电流减小，当vinp大于vout+vthn时，第一开关S1闭合，由于第二NMOS管MN2的栅极加入正阶跃信号，流过第二NMOS管的电流将增大，A点的电流将会降低；由于第一开关S1闭合，A点与C点之间会发生电荷共享，使得A点的电位快速下降，C点电位快速上升。与此同时，由于A点电位的降低，会使得第七PMOS管MP8的栅极电压降低，此时第七PMOS管MP8的过驱动电压增大，使得第七PMOS管MP8对C点的充电电流增大，进一步使C点电压快速增大。由于C点电压的增大，当C点的电压vout上升到与vinp相差开启电压vthn后，第一开关S1断开，此时电路将趋于稳定，最终vout＝vinp。也即是说，当运算放大器100的输入端加入正阶跃信号时，由于加入开关140，一方面A点和C点的电荷发生共享，使得A点电荷流入C点，从而使vout上升；另一方面，A点电荷流入C点后，A点电压下降，使得第七PMOS管MP8的栅极电压下降，从而增大了第七PMOS管MP8的过驱动电压，过驱动电压增大会增大第七PMOS管MP8对C点的充电电流，这样就进一步加快了vout的上升速度，即有效加快了运算放大器100的响应速度，减小了运算放大器100的稳定时间。

当vinp输入负阶跃信号时，第二PMOS管MP2流过的电流增大，而第二NMOS管MN2流过的电流减小，当vinp小于vout+vthp时，第二开关S2闭合，由于第二PMOS管MP2的栅极加入负阶跃信号，流过第二PMOS管MP2的电流增大，B点的电流将会增大；由于第二开关S2闭合，B点与C点之间会发生电荷共享，使得B点的电位快速上升，C点电位快速下降。与此同时，由于B点电位的降低，会使得第七NMOS管MN8的栅极电压增大，此时第七NMOS管MN8的过驱动电压增大，使得第七NMOS管MN8对C点的放电电流增大，进一步使C点电压快速降低。由于C点电压的降低，当C点的电压vout降低到与vinp相差阈值电压vthp后，第二开关S2断开，此时电路将趋于稳定，最终vout＝vinp。也即是说，当运算放大器100的输入端加入负阶跃信号时，由于加入开关140，一方面使B点和C点的电荷发生共享，使得C点电荷流入B点，从而使vout降低；另一方面，C点电荷流入B点后，B点电压增大，使得第七NMOS管MN8的栅极电压增大，从而增大了第七NMOS管MN8的过驱动电压，过驱动电压增大会增大第七NMOS管MN8对C点的放电电流，这样就进一步加快了vout的下降速度，即有效加快了运算放大器100的响应速度，减小了运算放大器100的稳定时间。

综上所述，本发明实施例提供的运算放大器，包括第一级放大器、第二级放大器、电容及开关，所述第一级放大器的输出端与所述第二级放大器的输入端电连接，所述第二级放大器的输出端与所述第一级放大器的同相输入端电连接，所述电容的一端与所述第一级放大器的输出端电连接，所述电容的另一端与所述第二级放大器的输出端电连接，所述开关与所述电容并联，所述开关还与所述第一级放大器的反相输入端电连接，所述开关根据所述第一级放大器的输入端电压和所述第二级放大器的输出端电压进行闭合或断开，而在开关闭合时，电容两端的电荷将发生共享，有效地加快运算放大器的响应速度，减小运算放大器的稳定时间。

需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

Claims (10)

1.一种运算放大器，其特征在于，所述运算放大器包括第一级放大器、第二级放大器、电容及开关，所述第一级放大器的输出端与所述第二级放大器的输入端电连接，所述第二级放大器的输出端与所述第一级放大器的同相输入端电连接，所述电容的一端与所述第一级放大器的输出端电连接，所述电容的另一端与所述第二级放大器的输出端电连接，所述开关与所述电容并联，所述开关根据所述第一级放大器的反相输入端电压和所述第二级放大器的输出端电压进行闭合或断开。

2.如权利要求1所述的运算放大器，其特征在于，所述开关采用MOS管，所述开关的栅极与所述第一级放大器的反相输入端同时接收同一个输入信号，所述开关的漏极与所述电容的一端电连接，所述开关的源极与所述电容的另一端电连接。

3.如权利要求2所述的运算放大器，其特征在于，所述开关的栅极与所述第一级放大器的反相输入端电连接。

4.如权利要求3所述的运算放大器，其特征在于，所述第一级放大器包括第一输入对管、第二输入对管、第一尾电流源、第二尾电流源、第一电流镜、第二电流镜、第一浮动电流源及第二浮动电流源，所述第一输入对管与所述第一尾电流源、所述第一电流镜电连接，所述第二输入对管与所述第二尾电流源、所述第二电流镜电连接，所述第一浮动电流源及所述第二浮动电流源均电连接于所述第一电流镜与所述第二电流镜之间；

所述电容包括第一电容和第二电容，所述开关包括第一开关和第二开关，所述第一开关的栅极与所述第一输入对管电连接，所述第一开关的漏极与所述第一电流镜及所述第一电容的一端电连接，所述第一开关的源极与所述第一电容的另一端电连接，所述第二开关的栅极与所述第二输入对管电连接，所述第二开关的漏极与所述第二电流镜及所述第二电容的一端电连接，所述第二开关的源极与所述第二电容的另一端电连接。

5.如权利要求4所述的运算放大器，其特征在于，所述第一输入对管包括第一NMOS管和第二NMOS管，所述第二输入对管包括第一PMOS管和第二PMOS管，所述第一NMOS管的栅极和所述第一PMOS管的栅极作为所述第一级放大器的同相输入端与所述第二级放大器的输出端电连接，所述第二NMOS管的栅极和所述第二PMOS管的栅极作为所述第一级放大器的反相输入端，所述第二NMOS管的栅极与所述第一开关的栅极电连接，所述第二PMOS管的栅极与所述第二开关的栅极电连接；所述第一NMOS管的源极和所述第二NMOS管的源极均与所述第一尾电流源电连接，所述第一NMOS管的漏极和所述第二NMOS管的漏极均与所述第一电流镜电连接，所述第一PMOS管的源极和所述第二PMOS管的源极均与所述第二尾电流源电连接，所述第一PMOS管的漏极和所述第二PMOS管的漏极均与所述第二电流镜电连接。

6.如权利要求5所述的运算放大器，其特征在于，所述第一电流镜包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管，所述第三PMOS管的源极与所述第四PMOS管的源极电连接，所述第三PMOS管的栅极与所述第四PMOS管的栅极电连接，所述第三PMOS管的漏极与所述第五PMOS管的源极电连接，所述第四PMOS管的漏极与所述第六PMOS管的源极电连接，所述第一开关的漏极电连接于所述第四PMOS管的漏极与所述第六PMOS管的源极之间，所述第五PMOS管的栅极与所述第六PMOS管的栅极电连接，所述第五PMOS管的漏极与所述第一浮动电流源电连接，所述第六PMOS管的漏极与所述第二浮动电流源电连接，所述第一NMOS管的漏极电连接于所述第三PMOS管的漏极与所述第五PMOS管的源极之间，所述第二NMOS管的漏极电连接于所述第四PMOS管的漏极与所述第六PMOS管的源极之间。

7.如权利要求6所述的运算放大器，其特征在于，所述第二电流镜包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管，所述第三NMOS管的漏极与所述第一浮动电流源电连接，所述第四NMOS管的漏极与所述第二浮动电流源电连接，所述第三NMOS管的栅极与所述第四NMOS管的栅极电连接，所述第三NMOS管的源极与所述第五NMOS管的漏极电连接，所述第四NMOS管的源极与所述第六NMOS管的漏极电连接，所述第二开关的漏极电连接于所述第四NMOS管的源极与所述第六NMOS管的漏极之间，所述第五NMOS管的栅极与所述第六NMOS管的栅极电连接，所述第五NMOS管的源极与所述第六NMOS管的源极均接地；所述第一PMOS管的漏极电连接于所述第三NMOS管的源极与所述第五NMOS管的漏极之间，所述第二PMOS管的漏极电连接于所述第四NMOS管的源极与所述第六NMOS管的漏极之间。

8.如权利要求7所述的运算放大器，其特征在于，所述第二级放大器包括第七PMOS管和第七NMOS管，所述第七PMOS管的栅极与所述第六PMOS管的漏极电连接，所述第七PMOS管的漏极与所述第七NMOS管的漏极电连接并作为所述第二级放大器的输出端，所述第七NMOS管的栅极与所述第四NMOS管的漏极电连接，所述第七NMOS管的源极接地，所述第一NMOS管的栅极和所述第一PMOS管的栅极均电连接于所述第七PMOS管的漏极与所述第七NMOS管的漏极之间，所述第一开关的源极与所述第二开关的源极均电连接于所述第七PMOS管的漏极与所述第七NMOS管的漏极之间。

9.如权利要求7所述的运算放大器，其特征在于，所述第一浮动电流源包括第八NMOS管及第八PMOS管，所述第八NMOS管的漏极及所述第八PMOS管的源极均与所述第五PMOS管的漏极电连接，所述第八NMOS管的源极与所述第八PMOS管的漏极均与所述第三NMOS管的漏极电连接。

10.如权利要求7所述的运算放大器，其特征在于，所述第二浮动电流源包括第九NMOS管及第九PMOS管，所述第九NMOS管的漏极及所述第九PMOS管的源极均与所述第六PMOS管的漏极电连接，所述第九NMOS管的源极与所述第九PMOS管的漏极均与所述第四NMOS管的漏极电连接。