CN108701489B - 存储器装置的接口裸片上的选择器 - Google Patents

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Abstract

本发明描述包含通过存储器通道与裸片介接的接口芯片的设备。一种实例性设备包含：通过多个存储器通道与多个裸片介接的接口芯片，所述裸片中的每一者包括多个存储器单元，且所述接口芯片包括测试电路。所述测试电路包含：第一端子及第二端子，其分别对应于第一存储器通道及第二存储器通道；测试端子及内建自测试BIST电路，其由所述第一存储器通道及所述第二存储器通道所共有；及选择器，其耦合到所述第一端子及所述第二端子、所述测试端子以及所述BIST电路，且将所述第一端子、所述测试端子及所述BIST电路中的第一选定者耦合到所述第一通道且将所述第二端子、所述测试端子及所述BIST电路中的第二选定者耦合到所述第二通道。

Description

存储器装置的接口裸片上的选择器
背景技术
高数据可靠性、高速存储器存取、较低电力消耗及较小芯片大小是要求半导体存储器应具备的特征。近年来已引入三维(3D)存储器装置。一些3D存储器装置是通过垂直地堆叠裸片且使用穿硅通孔(TSV)来互连裸片而形成。3D存储器装置的益处包含：较短互连件，其减小电路延迟及电力消耗；在层之间有大数目个垂直通孔，其允许不同层中的功能块之间具有宽的带宽总线；及相当小占用面积。因此，3D存储器装置达成更高存储器存取速度、更低电力消耗及芯片大小减小。实例性3D存储器装置包含混合存储立方体(HMC)及高带宽存储器(HBM)。
举例来说，高带宽存储器(HBM)是包含高性能随机存取存储器(DRAM)接口及垂直堆叠型DRAM的一种存储器类型。四个DRAM裸片的典型HBM堆叠具有两个128位通道/裸片，总共八个输入/输出通道及总共1024位的宽度。HBM的接口(I/F)裸片提供具有八个输入/输出通道的接口，所述八个输入/输出通道彼此独立地发挥作用。举例来说，可为每一通道独立地提供时钟频率、命令序列及数据。因此，所述八个输入/输出通道不必彼此同步。
可对HBM执行数种类型的测试。举例来说，I/F裸上可包含测试垫以便执行探针测试。在探针组中，可测试通道的输入/输出线。在各种约束下(例如，测试垫大小及内部电路及其接线的问题)，在探针测试中一次所测试的通道数目限于一个。各种约束也包含与测试仪及用于从I/F裸片外部控制测试垫的探针卡有关的因素。可使用可设置于I/F裸片上的存储器内建自测试(mBIST)电路来执行另一类型的测试。mBIST电路经提供以验证由裸片堆叠所导致的故障。HBM的说明书提供mBIST电路的操作定义。mBIST电路可包含算法型式产生器(APG)及比较器。使用mBIST电路，可测试一个通道的输入/输出线。一次所测试的通道数目可限于一个，这是因为APG占据具有有限占用面积的I/F裸片的相对大面积，且I/F裸片上包含多个APG并不实际。
HBM包含多个数据总线及其可个别地操作的相应通道。可由在相应通道个别地操作时的噪声等所导致的相应通道之间的干扰可能是个问题。图1是半导体装置中的HBM的接口(I/F)裸片与核心裸片之间的本机输入/输出线(IO)的接线图。如图1中所展示，一个通道(例如，核心1通道)上的噪声可影响其它通道(例如，核心0通道、核心2通道等)的操作。因此，可期望测试个别地操作的所述多个通道以便解决相应通道之间的干扰。然而，如上文所描述，由利用测试垫的探针测试或利用mBIST电路的测试所测试的通道数目通常限于一个。
发明内容
一种根据本发明实施例的实例性设备可包含接口芯片，所述接口芯片可经配置以通过至少第一存储器通道及第二存储器通道与多个裸片介接，所述多个裸片中的每一者可包含多个存储器单元。所述接口芯片可包含测试电路。所述测试电路可包含：第一端子及第二端子，所述第一端子及所述第二端子中的每一者对应于所述第一存储器通道及所述第二存储器通道；测试端子，其被设置成由所述第一存储器通道及所述第二存储器通道所共有；内建自测试(BIST)电路，其被设置成由所述第一存储器通道及所述第二存储器通道所共有；及选择器，其耦合到所述第一端子及所述第二端子、所述测试端子以及所述BIST电路，且可经配置以将所述第一端子、所述测试端子及所述BIST电路中的第一选定者耦合到所述第一存储器通道，且将所述第二端子、所述测试端子及所述BIST电路中的第二选定者耦合到所述第二存储器通道，其中所述第一选定者可不同于所述第二选定者。
根据本发明实施例的另一实例性设备可以是接口芯片。所述接口芯片可包含：第一存储器通道，其耦合到第一裸片；第二存储器通道，其耦合到第二裸片；第一端子，其对应于所述第一存储器通道；第二端子，其对应于所述第二存储器通道；测试输入/输出(IO)电路，其经由探针耦合到测试仪；内建自测试(BIST)电路，其包括算法型式产生器；与所述第一存储器通道相关联的第一测试通道选择器及与所述第二存储器通道相关联的第二测试通道选择器，每一测试通道选择器经配置以将所述测试IO电路、所述BIST电路及所述相应端子中的一者耦合到所述相应存储器通道，其中耦合到所述第一测试通道选择器的所述BIST电路及所述测试IO电路与所述第二测试通道选择器解耦合。
根据本发明实施例的一种测试耦合到多个核心的多个存储器通道的实例性方法可包含：响应于第一总线选择信号而将第一测试电路、第二测试电路及一个端子中的一者耦合到第一存储器通道；及响应于第二总线选择信号而将所述第一测试电路、所述第二测试电路及另一端子中的一者耦合到第二存储器通道。
附图说明
图1是半导体装置中的HBM的接口(I/F)裸片与核心裸片之间的本机输入/输出线(IO)的接线图。
图2是根据本发明的实施例半导体装置中的包含用于探针测试的测试输入/输出(IO)电路及内建自测试(BIST)电路的接口(I/F)裸片的框图。
图3是根据本发明的实施例用于探针测试的测试IO电路的示意图。
图4是根据本发明的实施例的BIST电路及比较器的框图。
图5是根据本发明的实施例的串行总线选择器的示意图。
图6是根据本发明的实施例的测试通道选择器的示意图。
图7是根据本发明的实施例的图2的I/F裸片中的测试总线选择器的示意图。
图8是根据本发明的实施例半导体装置中的包含用于探针测试的测试输入/输出(IO)电路及存储器内建自测试(mBIST)电路的接口(I/F)裸片的框图。
图9是根据本发明的实施例的图8的I/F裸片的测试通道选择器的示意图。
图10是根据本发明的实施例半导体装置中的包含用于探针测试的测试输入/输出(IO)电路、存储器内建自测试(mBIST)电路及测试模式进入电路的接口(I/F)裸片的框图。
图11是根据本发明的实施例的图10的I/F裸片中的测试模式进入电路的示意图。
具体实施方式
下文将参考附图更详细地描述本发明的各种实施例。以下详细描述参考以图解说明方式展示其中可实践本发明的特定方面及实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明范围的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图2是根据本发明的实施例半导体装置中的包含用于探针测试的测试输入/输出(IO)电路及内建自测试(BIST)电路的接口(I/F)裸片的框图。半导体装置可包含I/F裸片10及多个核心裸片(0-(n-1))11，其中n是表示所述多个核心裸片的数目的自然数。图2展示核心裸片11的核心0与核心1之间的通信及I/F裸片10上的通道Ch0及Ch1的对应测试电路的实例。I/F裸片10也可包含其它通道(例如Ch2到Ch(n-1))的测试电路，且核心裸片11也可包含核心2到核心(n-1)。
表1：图3的测试IO电路31的输入/输出信号的逻辑表
Figure BDA0001765915660000041
I/F裸片10包含测试端子(例如，测试输入/输出(IO)电路、测试垫)101。为了执行探针测试，具有探针的外部测试仪可通过测试端子101耦合到I/F裸片。在探针测试中，测试端子从测试仪(未展示)接收信号。图3是根据本发明的实施例用于探针测试的测试IO电路31的示意图。表1是图3的测试IO电路31的输入/输出信号的逻辑表。测试IO电路31可用作图2中的测试端子101。
测试IO电路31可接收测试启用信号TEN。测试启用信号TEN可由测试仪提供或可产生于I/F裸片10上。测试IO电路31从探针接收探针时钟信号PClk及探针命令信号PCom且将所述信号提供到相应垫311及312。探针时钟信号PClk及探针命令信号PCom被转发到相应缓冲器314及315。缓冲器314及315也接收测试启用信号TEN且响应于测试启用信号TEN而提供信号。当测试启用信号TEN处于预定逻辑电平(例如，逻辑高)时，测试端子101可提供数据。举例来说，当测试启用信号TEN被设置为逻辑高时，缓冲器314及315提供探针时钟信号PClk及探针命令信号PCom以分别作为测试时钟信号TClkO及测试命令信号TComO。另一方面，当测试启用信号TEN被设置为逻辑低时，无论探针时钟信号PClk及探针命令信号PCom的逻辑电平如何，缓冲器314及315均提供预定信号(例如，逻辑低)以分别作为测试时钟信号TClkO及测试命令信号TComO。测试IO电路31可接收探针数据队列信号PDq且经由输入/输出垫313将所述探针数据队列信号PDq发射到缓冲器316。垫313与探针是使用双向探针数据队列信号PDq来彼此通信。当垫313从探针接收到探针数据队列信号PDq时，探针数据队列信号PDq表示探针写入数据队列信号PWDq。探针写入数据队列信号PWDq信号被提供到缓冲器316，缓冲器316在测试启用信号TEN被设置为逻辑高时提供测试写入数据队列信号TWDqO。另一选择为，当测试启用信号TEN被设置为逻辑低时，缓冲器316可提供逻辑低。当提供读取命令且从存储器单元中的一者执行数据读取操作时，缓冲器317从对应测试通道选择器(例如，图2中所展示的测试通道选择器106a及106b)接收测试读取队列信号TRDqI，且当测试启用信号TEN被设置为逻辑高时经由垫313提供TRDqI作为探针数据队列信号PDq。在此情形中，可将地址信号提供于由提供到对应测试通道选择器的RSEL信号规定的通道上。如果测试启用信号TEN为逻辑低，那么缓冲器317可将探针数据队列信号PDq设置为浮动状态(Hi-z)。因此，可将来自测试端子101的信号发射到I/F裸片10内的通道。
图2的I/F裸片10也包含内建自测试(BIST)电路102及比较器块，所述比较器块包含用于ch0 105a的比较器块(Comp Blk)及用于ch1 105b的比较器块(Comp Blk)。图4是根据本发明的实施例的BIST电路41及比较器42的框图。BIST电路41可用作图2中的BIST电路102，且比较器42可用作图2中的比较器块(例如，用于ch0 105a的比较器块(Comp Blk)及用于ch1 105b的比较器块(Comp Blk))中的一者。BIST电路41可包含算法型式产生器(APG)411、可存储微码的存储器装置412及串行IO块413。在一些实施例中，存储器装置412可以是静态随机存取存储器(SRAM)装置。BIST电路41接收内建自测试时钟BistClk。内建自测试时钟BistClk操作BIST电路41，BIST电路41产生mBIST时钟信号mClkO。算法型式产生器(APG)411根据存储器装置412中的数据(例如，微码)而提供mBIST时钟信号mClkO、mBIST命令信号mComO、mBIST写入数据队列信号mWDqO及mBIST预期读取数据值信号mRExpO。存储器装置412也可存储来自比较器42的比较结果(Result)。比较器42可包含逻辑电路421，逻辑电路421可以是XOR电路。逻辑电路421可基于ExData而提供比较结果，ExData是来自BIST电路41的mBIST预期读取数据值信号mRExpO及来自测试通道选择器106a、测试通道选择器106b等的读取数据队列信号RDqI，具体情形取决于稍后将描述的选定通道。
表2：图4的比较器的输入/输出信号的逻辑表
Figure BDA0001765915660000051
表2是图4的比较器的输入/输出信号的逻辑表。举例来说，当ExData与RDqI处于相同逻辑电平时，可将Result信号设置为逻辑低。另一方面，当ExData与RDqI不处于相同逻辑电平时，可将Result信号设置为逻辑高。逻辑电平可反之亦然，具体情形取决于对信号的逻辑电平的定义。串行IO块413经由端口SerialIn通过串行数据存取来处置存储器装置412中的存储数据，且进一步经由端口SerialOut通过串行数据存取来处置来自存储器装置412的读取数据。可经由端口SerialIn提供用以操作算法型式产生器(APG)411的命令。
可通过端子(例如，图2中的本机IO 104)或测试端子经由探针将测试结果数据提供到图2中的BIST电路102。图2的I/F裸片10中所包含的串行总线选择器103提供总线选择信息，例如BIST电路102是选择端子还是探针来用于测试。串行总线选择器103也接收测试启用信号TEN。如果测试启用信号TEN被设置为逻辑低，那么可选择端子。如果测试启用信号TEN被设置为逻辑高，那么可选择端子或探针中作用的那一个。串行总线选择器103从探针接收探针内建自测试时钟信号PBistClk且从端子接收本机内建自测试时钟信号NBistClk，且将内建自测试时钟信号BistClk提供到BIST电路(例如，BIST电路102)。串行总线选择器103也从探针接收探针SerialIn信号PSI且从端子接收本机SerialIn信号NSI，且将SerialIn信号SI提供到BIST电路(例如，BIST电路102)。串行总线选择器103也从BIST电路接收SerialOut信号SO并且将探针SerialOut信号PSO提供到探针且将本机SerialOut信号NSO提供到端子。
图5是根据本发明的实施例的串行总线选择器51的示意图。表3是图5的串行总线选择器51的输入/输出信号的逻辑表。串行总线选择器51可用作图2中的串行总线选择器103。将探针内建自测试时钟信号PBistClk及探针SerialIn信号PSI自探针提供到相应垫511及512。将探针内建自测试时钟信号PBistClk及探针SerialIn信号PSI转发到相应缓冲器514及515。缓冲器514及515也接收测试启用信号TEN且响应于测试启用信号TEN而将中间信号提供到相应逻辑门517及518。逻辑门517及518也从端子接收其相应互补信号、本机内建自测试时钟信号NBistClk及本机SerialIn信号NSI。当测试启用信号TEN处于预定逻辑电平(例如，逻辑高)时，缓冲器514提供探针内建自测试时钟信号PBistClk。提供内建自测试时钟信号以作为逻辑门517在接收到探针内建自测试时钟信号PBistClk及本机内建自测试时钟信号NBistClk之后的结果。如果测试启用信号TEN处于另一预定逻辑电平(例如，逻辑低)，那么缓冲器514提供被设置为逻辑低的中间信号且因此逻辑门517提供本机内建自测试时钟信号NBistClk以作为内建自测试时钟信号。
表3：图5的串行总线选择器51的输入/输出信号的逻辑表
Figure BDA0001765915660000061
类似地，当测试启用信号TEN被设置为逻辑高时，缓冲器515提供探针SerialIn信号PSI。提供SerialIn信号SI以作为逻辑门518接收到探针SerialIn信号PSI及本机SerialIn信号NSI之后的结果。如果测试启用信号TEN被设置为逻辑低，那么缓冲器515提供被设置为逻辑低的中间信号且因此逻辑门518提供本机SerialIn信号NSI以作为SerialIn信号SI。串行总线选择器51也接收SerialOut信号SO。
提供SerialOut信号SO以作为本机SerialOut信号NSO以及去往缓冲器516的输入信号。如果测试启用信号TEN处于逻辑低电平，那么缓冲器516可经由垫513提供在浮动状态(Hi-z)下的探针SerialOut信号PSO。另一选择为，当测试启用信号TEN处于逻辑高电平时，缓冲器516经由垫513提供SerialOut信号SO以作为探针SerialOut信号PSO。
I/F裸片10包含多个测试通道选择器106a、106b、…等。为每一通道提供一个测试通道选择器。每一测试通道选择器(例如，106a、106b)耦合到测试端子101、BIST电路102及测试总线选择器(例如，107a、107b)，且将第一端子(例如，本机IO 108a)、测试端子101及BIST电路102中的第一选定者耦合到第一通道且将第二端子(例如，本机IO 108b)、测试端子及BIST电路102中的第二选定者耦合到第二通道。在此，第一选定者不同于第二选定者。BIST电路102及测试端子101中耦合到第一测试通道选择器106a的任一者与第二测试通道选择器106b解耦合。BIST电路102及测试端子101中耦合到第二测试通道选择器106b的任一者与第一测试通道选择器106a解耦合。举例来说，每一测试通道选择器从测试端子101接收时钟信号、命令信号及写入数据队列信号的一个信号集合且从BIST电路102接收时钟信号、命令信号及写入数据队列信号的另一信号集合。取决于测试控制信号，每一测试通道选择器进一步将所接收信号集合中的一者提供到相应测试总线选择器。每一测试通道选择器进一步将读取数据队列信号从相应测试总线选择器提供到测试端子101及BIST电路102。
图6是根据本发明的实施例的测试通道选择器61的示意图。表4a是图6的测试通道选择器61的测试控制信号及输入/输出信号的逻辑表。表4b是图6的测试通道选择器61的控制信号及输入/输出信号的逻辑表。测试通道选择器61可用作图2中的所述多个测试通道选择器106a、106b等中的一或多者。测试通道选择器61可接收或可不接收指示半导体装置处于一种测试模式的测试启用信号TEN。在任一情形中，测试通道选择器61接收受测试启用信号TEN影响的时钟信号、命令信号及写入数据队列信号的集合。
测试通道选择器61可包含多个选择器611、612及613。举例来说，所述多个选择器611、612及613可以是多路复用器，其基于选择信号而选择性地耦合输入信号中的一者以作为输出信号。选择器611从测试IO电路(例如，测试端子101)接收测试时钟信号TClkI且从BIST电路(例如，BIST电路102)接收mBIST时钟信号mClkI，且在测试启用信号TEN处于逻辑高电平的情况下进一步提供这些所接收时钟信号中的一者。选择器612从测试IO电路接收测试命令信号TComI且从BIST电路接收mBIST命令信号mCmdI，且在测试启用信号TEN处于逻辑高电平的情况下进一步提供这些所接收命令信号中的一者。类似地，选择器613从测试IO电路接收测试写入数据队列信号TWDqI且从BIST电路接收mBIST写入数据队列信号mWDqI，且在测试启用信号TEN处于逻辑高电平的情况下进一步提供这些所接收写入数据队列信号中的一者。如果测试启用信号TEN处于预定逻辑电平(例如，逻辑低)，那么所述多个选择器611、612及613也可保持预定逻辑电平(例如，逻辑低)。
表4a：图6的测试通道选择器61的测试控制信号及输入/输出信号的逻辑表
Figure BDA0001765915660000081
表4b：图6的测试通道选择器61的控制信号及输入/输出信号的逻辑表
Figure BDA0001765915660000082
测试通道选择器可进一步包含缓冲器614。当测试通道选择器61从测试总线选择器(例如，107a、107b)接收测试读取数据队列信号TRDqI时，缓冲器614可在RSEL信号被设置为逻辑高电平时将所接收测试读取数据队列信号TRDqI作为测试读取数据队列输出信号TRDqO提供到测试IO电路。另一选择为，如果RSEL信号被设置为逻辑低电平，那么缓冲器614将测试读取数据队列输出信号TRDqO设置在浮动状态(Hi-Z)下。
用于从测试总线选择器(例如，107a、107b)接收测试读取数据队列信号TRDqI的节点可耦合到用于提供mBIST读取数据队列输出信号mRDqO的节点。测试通道选择器61接收为每一存储器通道提供的BSEL信号。BSEL信号是总线选择信号，其指示待耦合到相应存储器通道的目标电路(例如，测试端子101、BIST电路102等)。测试通道选择器61将所接收BSEL信号提供到所述多个选择器611、612及613。每一选择器基于所接收BSEL信号而从测试IO电路及BIST电路中的一者选择时钟信号、命令信号及写入数据队列信号。当测试启用信号TEN被设置为逻辑高且BSEL信号被设置为逻辑低时，测试通道选择器61将时钟信号、命令信号及写入数据队列信号从测试IO电路提供到测试总线选择器。另一选择为，当测试启用信号TEN被设置为逻辑高且BSEL信号被设置为逻辑高时，测试通道选择器61将由BIST电路中的算法型式产生器(APG)产生的时钟信号、命令信号及写入数据队列信号提供到测试总线选择器。
表5：图7的测试总线选择器71的输入/输出信号的逻辑表
Figure BDA0001765915660000091
I/F裸片10包含多个测试总线选择器107a、107b、…等。为每一通道提供一个测试总线选择器。每一测试总线选择器(例如，107a、107b)从相应测试通道选择器(例如，106a、106b)接收时钟信号、命令信号及写入数据队列信号的集合且将所接收信号集合提供到相应核心裸片11。每一测试总线选择器进一步将读取数据队列信号RDqI从相应核心裸片11提供到相应测试通道选择器(例如，106a、106b)。
图7是根据本发明的实施例的图2中的测试总线选择器71的示意图。表5是图7的测试总线选择器71的输入/输出信号的逻辑表。测试总线选择器71可用作图2中的所述多个测试总线选择器107a、107b等中的一或多者以便在来自用于正常操作的相应本机IO或来自相应测试通道总线选择器(例如，测试总线选择器107a、107b)的信号之间做出选择。举例来说，总线选择器81可包含多个OR电路711、712及713。OR电路711从相应测试通道选择器(例如，测试通道选择器106a、106b)接收测试时钟信号TClkI且从相应端子(例如，是本机IO108a的第一端子、是本机IO 108b的第二端子)接收时钟信号ClkI，且进一步提供这些所接收时钟信号中的一者以作为输出时钟信号ClkO。如果测试启用信号TEN处于逻辑高电平，那么OR电路711提供测试时钟信号TClkI。如果测试启用信号TEN处于逻辑低电平，那么OR电路711提供时钟信号ClkI。OR电路712从相应测试通道选择器接收测试命令信号TComI且从相应端子接收命令信号ComI，且进一步提供这些所接收命令信号中的一者以作为输出命令信号Com0。如果测试启用信号TEN处于逻辑高电平，那么OR电路712提供测试命令信号TComI。如果测试启用信号TEN处于逻辑低电平，那么OR电路712提供命令信号CmdI。类似地，OR电路713从相应测试通道选择器接收测试写入数据队列信号TWDqI且从相应端子接收写入数据队列信号WDqI，且进一步提供这些所接收写入数据队列信号中的一者以作为输出写入数据队列信号WDq0。如果测试启用信号TEN处于逻辑高电平，那么OR电路713提供测试写入数据队列信号TWDqI。如果测试启用信号TEN处于逻辑低电平，那么OR电路713替代地提供写入数据队列信号WDqI。
用于从核心裸片11接收读取数据队列信号RDqI的节点可耦合到用于提供读取数据队列输出信号RDqO且进一步提供测试读取数据队列输出信号TRDqO的节点。因此，来自端子或测试通道选择器的时钟信号、命令信号及写入数据队列信号的集合被提供到核心裸片(例如，核心裸片11)，且来自核心裸片的读取数据队列信号可被提供到端子及测试通道选择器。
表6：根据本发明的实施例，源信号、测试通道选择器的控制信号及测试总线选择器到核心裸片的输出信号当中关系的逻辑表
Figure BDA0001765915660000101
表6是根据本发明的实施例源信号、测试通道选择器的控制信号及测试总线选择器到核心裸片的输出信号当中关系的逻辑表。表6的此逻辑表可从表4a的逻辑表与表5的逻辑表的组合获得。当测试启用信号TEN被设置为逻辑低电平时，信号源是端子(例如，本机IO)。当测试启用信号TEN被设置为逻辑高电平时，取决于BSEL信号，信号源可以是测试IO电路或BIST电路。
表7是根据本发明的实施例图2的I/F裸片的控制信号与输出信号之间关系的逻辑表。当测试启用信号TEN被设置为逻辑低电平时，I/F裸片处于不在测试模式中的正常操作下，因此选择端子(例如，本机IO)的数据队列。当测试启用信号TEN被设置为逻辑高电平时，I/F裸片处于测试模式中。对于每一通道来说，如果BSEL信号被设置为逻辑低且当RSEL信号选择通道时，测试IO电路被选择为源。如果BSEL信号被设置为逻辑高，那么BIST电路被选择为源。因此，通过针对每一通道独立地控制BSEL信号及RSEL信号，外部测试仪及BIST电路可同时对不同通道分别执行测试。如果外部测试仪及BIST电路被指派为干扰者角色或受干扰者角色，那么可测试使用不同类型序列的独立通道(例如，一个通道进行读取操作而邻近通道正在执行写入操作，一个通道进行写入操作而邻近通道正在执行刷新操作等)之间的噪声干扰。因此，可通过对一或多个测试通道选择器进行小修改来同时执行由BIST电路进行的测试及由外部测试仪进行的测试。
表7：根据本发明的实施例图2的I/F裸片的控制信号与输出信号之间关系的逻辑表
Figure BDA0001765915660000111
可通过以下方式执行通道对通道噪声的噪声干扰测试：将噪声产生者角色指派给一个通道且将噪声接收者角色指派给另一通道并且由BIST电路与测试仪的组合分别测试所述一个通道及所述另一通道。此外，此实施例可评估由测试仪及BIST电路指派的通道之间的非同步噪声，这是因为测试仪与BIST电路可彼此独立地使用相应时钟信号。举例来说，此实施例可通过扫描自测试仪供应的时钟信号的时序而维持自BIST电路供应的时钟信号的时序来评估通道之间的最大噪声。
在一个实施例中，可基于BSEL信号而将图2中的每一通道设置为干扰者或受干扰者。举例来说，当ch0被设置为干扰者且ch1到ch7被设置为受干扰者时，可执行包含ch0的读取操作及ch1到ch7的写入操作的测试。ch0的读取操作可受ch1到ch7的写入操作中的一或多者影响。当图2中的半导体装置被实施为高带宽存储器(HBM)时，此类型的测试可在存在数个噪声的状况下显示一个选定通道上的噪声干扰。在另一实施例中，ch0可被选择为干扰者，且其它通道中的一者(例如，ch1)可被选择为受干扰者。可将非选定通道(例如，ch2到ch7)撤销激活到非操作状态中。为了按照上文所述地执行测试从而评估两个选定通道之间的噪声干扰，可额外地实施用于个别地启用或停用每一通道的一或多个逻辑。
在一个实施例中，除了处于测试模式中的BIST电路及测试仪之外，HBM封装还可包含也可同时操作的端子(例如，本机IO)。在此实施例中，可为每一通道提供测试仪、BIST电路及端子的更多组合。举例来说，可使BIST电路与端子同时操作。
图8是根据本发明的实施例的半导体装置中的包含用于探针测试的测试输入/输出(IO)电路及存储器内建自测试(mBIST)电路的接口(I/F)裸片的框图。对与图2中所包含且先前参考图2所描述的组件对应的组件的描述将不再重复。如图8中所展示，每一测试通道选择器(例如，测试通道选择器106a及106b)可接收两位BSEL信号。此外，每一测试通道选择器(例如，测试通道选择器106a及106b)可耦合到相应端子(例如，是本机IO 108a的第一端子、是本机IO 108b的第二端子)以提供用于激活相应本机IO的NativeIOEn信号。因此，测试通道选择器(例如，测试通道选择器106a及106b)经设计以在来自测试端子101的信号、来自BIST电路102的信号及来自相应端子的信号当中切换。
图9是根据本发明实施例的测试通道选择器91的示意图。表8a是图9的测试通道选择器91的测试控制信号及输入/输出信号的逻辑表。表8b是图9的测试通道选择器91的控制信号及输入/输出信号的逻辑表。测试通道选择器91可用作图8中的所述多个测试通道选择器106a、106b等中的一或多者。测试通道选择器91可接收或可不接收指示半导体装置处于测试模式中的测试启用信号TEN。在任一情形中，测试通道选择器91接收时钟信号、命令信号及写入数据队列信号的集合，所述信号响应于测试启用信号TEN。
表8a：图9的测试通道选择器91的测试控制信号及输入/输出信号的逻辑表
Figure BDA0001765915660000121
测试通道选择器91可包含多个选择器911、912及913。举例来说，所述多个选择器911、912及913可以是多路复用器，其基于选择信号而选择性地耦合输入信号中的一者以作为输出信号。选择器911从测试IO电路(例如，测试端子101)接收测试时钟信号TClkI且从BIST电路(例如，BIST电路102)接收mBIST时钟信号mClkI，且在测试启用信号TEN处于逻辑高电平的情况下进一步提供这些所接收时钟信号中的一者。选择器912从测试IO电路接收测试命令信号TComI且从BIST电路接收mBIST命令信号mCmdI，且在测试启用信号TEN处于逻辑高电平的情况下进一步提供这些所接收命令信号中的一者。类似地，选择器913从测试IO电路接收测试写入数据队列信号TWDqI且从BIST电路接收mBIST写入数据队列信号mWDqI，且在测试启用信号TEN处于逻辑高电平的情况下进一步提供这些所接收写入数据队列信号中的一者。如果测试启用信号TEN处于预定逻辑电平(例如，逻辑低)，那么所述多个选择器911、912及913也可保持预定逻辑电平(例如，逻辑低)。
测试通道选择器可进一步包含缓冲器914。当测试通道选择器91从测试总线选择器(例如，107a、107b)接收测试读取数据队列信号TRDqI时，缓冲器914可在RSEL信号被设置为逻辑高电平时将所接收测试读取数据队列信号TRDqI作为测试读取数据队列输出信号TRDqO提供到测试IO电路。另一选择为，如果RSEL信号被设置为逻辑低电平，那么缓冲器914将测试读取数据队列输出信号TRDqO设置在浮动状态(Hi-Z)下。
表8b：图9的测试通道选择器91的控制信号及输入/输出信号的逻辑表
Figure BDA0001765915660000131
表8c：图9的测试通道选择器91的测试控制信号及输入/输出信号的逻辑表
Figure BDA0001765915660000132
用于从测试总线选择器(例如，107a、107b)接收测试读取数据队列信号TRDqI的节点可耦合到用于提供mBIST读取数据队列输出信号mRDqO的节点。测试通道选择器91可进一步包含选择器915，选择器915可提供用于启用或停用相应端子的逻辑低NativeIOEn信号或逻辑高NativeIOEn信号。表8c是图9的测试通道选择器91的控制信号及输入/输出信号的逻辑表。测试通道选择器91可接收两位BSEL信号[1:0]且将所述两位BSEL信号[1:0]提供到所述多个选择器911、912、913及915。所述多个选择器911、912及913中的每一者基于BSEL信号而从测试IO电路及BIST电路中的一者选择时钟信号、命令信号及写入数据队列信号。在表8a及8c中所展示的此实例中，当测试启用信号TEN被设置为逻辑低或者BSEL[0:1]的两个位均被设置为逻辑高(＝“11”)或逻辑低(＝“00”)时，选择器915提供被设置为指示启用端子的逻辑高的NativeIOEn信号。另一选择为，当测试启用信号TEN被设置为逻辑高时，在BSEL[0:1]的一个位被设置为逻辑高且BSEL[0:1]的另一位被设置为逻辑低时(例如，“01”或“10”)，选择器915提供被设置为指示停用端子的逻辑低的NativeIOEn信号。此外，测试通道选择器91响应于测试启用信号TEN是逻辑高且BSEL信号[1:0]是“01”的组合而将时钟信号、命令信号及写入数据队列信号的集合从测试IO电路提供到测试总线选择器。另一选择为，当测试启用信号TEN被设置为逻辑高且BSEL[1:0]信号被设置为“10”时，测试通道选择器91将BIST电路中的算法型式产生器(APG)所产生的时钟信号、命令信号及写入数据队列信号的集合提供到测试总线选择器。
在I/F裸片上，测试IO电路、BIST电路及端子(例如，本机IO)中的一者被指派干扰者角色且测试IO电路、BIST电路及端子中的另一者被指派受干扰者角色。因此，可对干扰者与受干扰者的组合执行测试。如果规定通道在从同时执行写入操作或刷新操作的另一通道所产生的噪声下正确地执行操作(例如，读取操作或写入操作)，那么此组态允许对与干扰者与受干扰者的组合有关的存取序列独立地执行评估。藉由控制BSEL信号，可选择测试信号组合，例如端子与BIST电路的组合、测试IO电路与端子的组合或BIST电路与测试IO电路的组合。表9是根据本发明的实施例的源信号、测试通道选择器的控制信号及测试总线选择器到核心裸片的输出信号当中关系的逻辑表。当测试启用信号TEN被设置为逻辑低或者BSEL[0:1]的两个位均被设置为逻辑高(＝“11”)或逻辑低(＝“00”)时，将NativeIOEn信号设置为逻辑高且启用端子(例如，本机IO)。
表9：根据本发明的实施例，源信号、测试通道选择器的控制信号及测试总线选择器到核心裸片的输出信号当中关系的逻辑表
Figure BDA0001765915660000141
当测试启用信号TEN被设置为逻辑高时，在BSEL[0:1]的一个位被设置为逻辑高且BSEL[0:1]的另一位被设置为逻辑低(例如，“01”或“10”)时，NativeIOEn信号被设置为指示停用端子的逻辑低。表10是根据本发明的实施例的图8的I/F裸片的控制信号与输出信号之间关系的逻辑表。此外，测试通道选择器91响应于测试启用信号TEN是逻辑高且BSEL信号[1:0]是“01”的组合而将时钟信号、命令信号及写入数据队列信号的集合从测试IO电路提供到测试总线选择器。另一选择为，当测试启用信号TEN被设置为逻辑高且BSEL[1:0]信号被设置为“10”时，测试通道选择器91将BIST电路中的算法型式产生器(APG)所产生的时钟信号、命令信号及写入数据队列信号的集合提供到测试总线选择器。因此，I/F裸片允许通过控制不同测试通道的干扰者及受干扰者角色来执行更详细的噪声评估。
表10：根据本发明的实施例，图8的I/F裸片的控制信号与输出信号之间关系的逻辑表。
Figure BDA0001765915660000151
在一个实施例中，测试模式进入电路中可提供一或多种测试模式。图10是根据本发明的实施例包含用于探针测试的测试输入/输出(IO)电路、存储器内建自测试(mBIST)电路及测试模式进入电路109的接口(I/F)裸片的框图，测试模式进入电路109在半导体装置中用作测试模式选择器。与图8中所包含的组件对应的组件的描述将不再重复。如图10中所展示，测试模式进入电路109可从测试端子101及BIST电路102接收时钟信号与命令信号的组合且提供BSEL信号。
图11是根据本发明的实施例图10中的测试模式进入电路110的示意图。测试模式进入电路110可用作图10中的测试模式进入电路109。举例来说，测试模式进入电路110可包含测试模式解码器111a及111b，所述模式解码器接收包含测试模式信息的命令信号且对命令进行解码以提取测试模式。举例来说，测试模式解码器111a从测试IO电路(例如，图10中的测试端子101)接收测试命令信号并对所述测试命令信号进行解码，且基于测试IO电路的经解码命令信号而提供测试模式。类似地，测试模式解码器111b从BIST电路(例如，图10中的BIST电路102)接收mBIST命令信号并对所述mBIST命令信号进行解码，且基于BIST电路的经解码命令信号而提供测试模式。测试模式优先权电路112a及112b分别从测试模式解码器111a及111b接收经解码命令信号且提供测试模式信号。测试模式优先权电路112a及112b可以是双态切换寄存器。举例来说，测试模式优先权电路112a可包含触发器电路(FF)116a及选择器115a。选择器115a可在具有或不具有反相器117a的情况下选择触发器电路116a的输出信号。举例来说，当测试模式解码器111a将测试模式提供到选择器115a时，选择器115a选择反相器117a的输出信号。在此情形中，FF 116a基于信号TClKI而提供FF 116a的输出信号的经反相信号。经由反相器117a或在无反相器117a的情况下将FF 116a的输出信号提供到选择器115a。将FF 116a的输出信号提供到异OR(EOR)电路113以用于优先权控制。测试模式优先权电路112b具有与测试模式优先权电路112a类似的电路结构，唯选择器115b从测试模式解码器111b接收测试模式且FF 116b由时钟mClkI操作除外。举例来说，当测试模式解码器111b将测试模式提供到选择器115b时，选择器115b选择反相器117b的输出信号。将反相器117的输出信号提供到EOR电路113以用于优先权控制。
来自EOR电路113的输出信号控制选择器114，选择器114提供测试信号，例如测试启用信号TEN、控制信号BSEL、RSEL等。在初始阶段中，FF 116a及116b通过复位信号等分别提供逻辑低电平，使得EOR电路113提供逻辑低电平且选择器114选择来自测试模式解码器111a的信号RSEL、BSE、TEN。即，在初始阶段中，选择器114选择且提供来自测试仪的信号TComI。在此情况中，所述BIST电路102通过发布测试模式命令作为mComI来获得优先权控制，且测试模式解码器111b检测其命令且提供测试模式。选择器115b响应于测试模式而选择反相器117b的输出信号，即逻辑高电平。然后，FF 116b响应于时钟信号mClkI而提供逻辑高电平且EOR电路113提供逻辑高电平。因此，选择器114依据BIST电路102选择来自测试模式解码器111b的信号RSEL、BSE、TEN。测试模式解码器111a及111b可分别包含锁存器电路118a及锁存器电路118b，所述锁存器电路中的每一者可响应于相应时钟信号TClkI及mClkI而分别锁存测试模式命令TComI及mComI的经解码信号。即使TCom侧上的测试仪未耦合到实施例的半导体装置(例如，测试垫未连接到测试仪)，BIST电路102仍可获得优先权控制。
当BIST电路102完成测试时，测试仪可发布测试命令TComI以执行来自测试仪的测试操作。响应于测试命令TComI，选择器115a接收反相器117a的逻辑高输出信号，且FF 116a提供逻辑高电平。因此，EOR电路113提供逻辑低电平，使得选择器114选择来自测试模式解码器111a的信号RSEL、BSE、TEN。因此，优先权控制可从BIST控制切换到测试仪。
上文所描述的实施例展示I/F裸片上的测试IO电路及BIST电路级之后的测试模式进入电路以作为实例。然而，可将测试模式进入电路提供于I/F裸片上的任何位置(例如，测试I/O电路内部、BIST电路内部)或I/F裸片外部(例如探针内部、测试仪内部等)。
上文所描述的实施例中所使用的信号逻辑电平仅是实例。然而，在其它实施例中，除了本发明中所具体描述的信号逻辑电平之外，可在不背离本发明的范围的情况下使用信号逻辑电平的组合。
虽然已在特定优选实施例及实例的上下文中揭示了本发明，但所属领域的技术人员将理解本发明超出具体揭示的实施例延伸到其它替代实施例及/或对本发明及其明显修改及等效内容的使用。另外，基于本发明，在本发明的范围内的其它修改对所属领域的技术人员将是显而易见的。也预期，可做出对实施例的特定特征及方面的各种组合或子组合且其仍属于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成所揭示发明的不同模式。因此，打算本文中所揭示的本发明的至少一些的范畴不应由上文所描述的特定揭示的实施例限制。

Claims (17)

1.一种半导体设备，其包括接口芯片，所述接口芯片经配置以通过至少第一存储器通道及第二存储器通道与多个裸片介接，所述多个裸片中的每一者包括多个存储器单元，且所述接口芯片包括测试电路，
其中所述测试电路包括：
第一端子及第二端子，所述第一端子及所述第二端子中的每一者对应于所述第一存储器通道及所述第二存储器通道；
测试端子，其被设置成由所述第一存储器通道及所述第二存储器通道所共有，且所述测试端子经配置以经由探针耦合到测试仪；
内建自测试BIST电路，其被设置成由所述第一存储器通道及所述第二存储器通道所共有；及
选择器，其耦合到所述第一端子及所述第二端子、所述测试端子以及所述BIST电路，且经配置以将所述第一端子、所述测试端子及所述BIST电路中的第一选定者耦合到所述第一存储器通道，且将所述第二端子、所述测试端子及所述BIST电路中的第二选定者耦合到所述第二存储器通道，所述第一选定者不同于所述第二选定者；其中所述选择器是测试通道选择器，所述测试通道选择器经配置以从所述测试端子接收第一信号集合且进一步经配置以从所述BIST电路接收第二信号集合，且经配置以响应于至少一个控制信号而选择所述第一信号集合或所述第二信号集合；且
测试总线选择器，其耦合到所述第一存储器通道或所述第二存储器通道，经配置以从所述测试通道选择器接收所选择的第一信号集合或第二信号集合或者从所述第一端子或所述第二端子中的经耦合端子接收第三信号集合，且进一步经配置以将所接收的信号集合提供到所述第一存储器通道及所述第二存储器通道中与所述第一端子及所述第二端子中的所述经耦合端子相应的一者。
2.根据权利要求1所述的半导体设备，其中所述第一选定者是所述测试端子及所述BIST电路中的一者且所述第二选定者是所述测试端子及所述BIST电路中不同于所述第一选定者的一者。
3.根据权利要求1所述的半导体设备，其中所述第一选定者是所述第一端子且所述第二选定者是所述测试端子及所述BIST电路中的任一者。
4.根据权利要求1所述的半导体设备，其中所述选择器是测试总线选择器，所述测试总线选择器耦合到所述第一存储器通道，经配置以从信号集合接收测试信号或从所述第一端子或所述第二端子中的经耦合端子接收另一信号集合，且进一步经配置以将所接收的信号集合提供到与所述第一端子及所述第二端子中的所述经耦合端子相应的所述第一存储器通道。
5.根据权利要求1所述的半导体设备，其中所述测试通道选择器耦合到测试模式选择器，所述测试模式选择器经配置以提供所述至少一个控制信号中的一个控制信号。
6.根据权利要求1所述的半导体设备，其中所述测试通道选择器耦合到测试模式选择器，所述测试模式选择器经配置以提供所述至少一个控制信号中的一个控制信号，所述至少一个控制信号中的所述控制信号包括至少两个位以在所述测试端子、所述BIST电路以及所述第一端子及所述第二端子中的所述经耦合端子当中提供选择。
7.一种半导体接口芯片，其包括：
第一存储器通道，其耦合到第一裸片；
第二存储器通道，其耦合到第二裸片；
第一端子，其对应于所述第一存储器通道；
第二端子，其对应于所述第二存储器通道；
测试输入/输出IO电路，其经由探针耦合到测试仪；
内建自测试BIST电路，其包括算法型式产生器；及
与所述第一存储器通道相关联的第一测试通道选择器及与所述第二存储器通道相关联的第二测试通道选择器，每一测试通道选择器经配置以将所述测试输入/输出IO电路、所述BIST电路及相应端子中的一者耦合到相应存储器通道，且
其中耦合到所述第一测试通道选择器的所述BIST电路及所述测试输入/输出IO电路与所述第二测试通道选择器解耦合。
8.根据权利要求7所述的半导体接口芯片，其进一步包括：
第一测试总线选择器，其与所述第一存储器通道相关联，且所述第一测试总线选择器耦合到所述第一测试通道选择器及所述第一端子；及
第二测试总线选择器，其与所述第二存储器通道相关联，且所述第二测试总线选择器耦合到所述第二测试通道选择器及所述第二端子，
其中每一测试总线选择器经配置以在所述相应存储器通道与相应测试通道选择器及所述相应端子中的一者之间提供信号。
9.根据权利要求7所述的半导体接口芯片，其进一步包括串行总线选择器，所述串行总线选择器耦合到所述BIST电路且进一步耦合到所述探针及另一端子，
其中所述串行总线选择器经配置以接收测试启用信号，且
其中所述串行总线选择器经配置以响应于所述测试启用信号而从所述探针及所述另一端子中的一者接收时钟信号及串行输入信号，且进一步经配置以将所述时钟信号及所述串行输入信号提供到所述BIST电路。
10.根据权利要求7所述的半导体接口芯片，
其中所述测试通道选择器中的每一者经配置以接收指示待耦合到所述相应存储器通道的目标电路的总线选择信号，且
其中所述测试通道选择器中的每一者经配置以响应于所述总线选择信号而提供来自所述目标电路的信号。
11.根据权利要求10所述的半导体接口芯片，其中所述测试通道选择器中的每一者耦合到经配置以提供所述总线选择信号的测试模式选择器。
12.根据权利要求11所述的半导体接口芯片，所述测试模式选择器位于所述接口芯片上。
13.根据权利要求12所述的半导体接口芯片，其中所述测试模式选择器包含于所述测试仪中。
14.根据权利要求10所述的半导体接口芯片，其中每一测试通道选择器包括：
第一选择器，其经配置以从所述测试输入/输出IO电路接收第一测试时钟信号且从所述BIST电路接收第二测试时钟信号，所述第一选择器进一步经配置以提供所接收的测试时钟信号中的一者；
第二选择器，其经配置以从所述测试输入/输出IO电路接收第一测试命令信号且从所述BIST电路接收第二测试命令信号；及
第三选择器，其经配置以从所述测试输入/输出IO电路接收第一测试写入数据信号且从所述BIST电路接收第二测试写入数据信号，
其中所述第一选择器、所述第二选择器及所述第三选择器经配置以响应于所述总线选择信号而提供所接收的信号中的一者。
15.根据权利要求14所述的半导体接口芯片，其中每一测试通道选择器进一步包括耦合到所述相应端子且经配置以接收所述总线选择信号的另一选择器，
其中所述第一选择器、所述第二选择器及所述第三选择器进一步经配置以响应于指示启用所述相应端子的所述总线选择信号而提供所述所接收的信号，且
其中所述另一选择器经配置以在所述总线选择信号指示启用所述相应端子的情况下将启用信号提供到所述相应端子。
16.一种对耦合到多个核心的多个存储器通道进行测试的方法，其包括
响应于第一总线选择信号而将第一测试电路、第二测试电路及一个端子中的一者耦合到第一存储器通道；及
响应于第二总线选择信号而将所述第一测试电路、所述第二测试电路及另一端子中的一者耦合到第二存储器通道；
其中所述第一测试电路是经由探针耦合到测试仪的测试输入/输出电路，且所述第二测试电路是BIST电路;
其中所述方法进一步包括：
从所述第一测试电路接收第一信号集合且从所述第二测试电路接收第二信号集合，并响应于至少一个控制信号而选择所述第一信号集合或所述第二信号集合；以及从耦合到所述第一存储器通道或所述第二存储器通道的测试通道选择器接收所选择的第一信号集合或第二信号集合或者从所述一个端子或所述另一端子中的经耦合端子接收第三信号集合，并将所接收的信号集合提供到所述第一存储器通道及所述第二存储器通道中与所述一个端子及所述另一端子中的所述经耦合端子相应的一者。
17.根据权利要求16所述的方法，其中响应于所述第一总线选择信号而将所述第一测试电路、所述第二测试电路及所述一个端子中的所述一者耦合到所述第一存储器通道包括：接收时钟信号、命令信号及写入数据信号且将所接收的信号提供到所述第一存储器通道；且
其中响应于所述第二总线选择信号而将所述第一测试电路、所述第二测试电路及所述另一端子中的一者耦合到所述第二存储器通道包括：响应于地址信号而从所述第二存储器通道接收读取数据信号，及将所述读取数据信号提供到所述第一测试电路、所述第二测试电路及所述另一端子中的经耦合者。
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