CN108647173A - 一种同步触发脉冲信号再生装置及其运行方法 - Google Patents

一种同步触发脉冲信号再生装置及其运行方法 Download PDF

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Abstract

本发明为一种同步触发脉冲信号再生装置及其运行方法，本装置包括基准时钟生成模块、时间间隔测量模块、输入延时调节模块、输出延时调节模块和FPGA模块。其运行方法为基准时钟生成模块跟踪、锁定输入时钟信号，生成***时钟信号，时间间隔测量模块测量基准时钟信号与外部同步触发信号的时间差，计算延时控制量，FPGA模块根据延时控制量调节输入延时调节模块的延时值，本发明将同步触发脉冲信号再生，输出多路同步触发脉冲信号，其重复频率、脉宽、延时独立可调，确保每次上电后输出的同步触发脉冲信号与输入脉冲信号间的相位差小于200ps，提高延时调节分辨率，减小输出与输入同步触发脉冲信号之间的时间抖动。

Description

一种同步触发脉冲信号再生装置及其运行方法
技术领域
本发明涉及同步触发脉冲技术，具体为一种同步触发脉冲信号再生装置及其运行方法。
背景技术
在高速摄影***、高速数据采集、医疗设备及能源等需要精密时序控制的***中，同步***都是维持其正常运行至关重要的环节。有的甚至要求同步***必须具备低触发抖动(小于500ps)，脉宽、延时量调节范围广，而且延时量调节必须具备皮秒级的分辨率。同步触发脉冲信号再生装置作为同步***的组成部件，其性能优劣直接影响这些大型***的运行效率和运行精度。目前通常使用计数器法实现的触发脉冲信号再生。但是即使采用100MHz的高端计数器，其分辨率最高只能达到10ns。而且由于输入触发脉冲信号与时钟信号难以对齐，输出的触发脉冲信号与输入触发脉冲信号之间会存在一个δt(0<δt<10ns)时间抖动。故现有的触发脉冲信号再生装置无法满足高精密时序控制***运行效率和精度的要求，急需一种新的技术方案来有效地提高触发脉冲信号的分辨率，减小时间抖动。
发明内容
本发明的目的是提供一种同步触发脉冲信号再生装置，其包括基准时钟生成模块、时间间隔测量模块、输入延时调节模块、输出延时调节模块和FPGA模块。
本发明的另一目的是提供一种同步触发脉冲信号再生装置的运行方法，基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成***时钟信号，时间间隔测量模块测量基准时钟信号上升沿与外部同步触发信号的上升沿的时间差并计算延时控制量，FPGA模块根据延时控制量调节输入延时调节模块的延时值，减少装置输出信号的时间抖动，输出延时调节模块提高装置输出信号的分辨率。本发明将输入的具有某种固定频率和一定脉宽的同步触发脉冲信号进行信号再生，输出多路同步触发脉冲信号，各路同步触发脉冲信号的重复频率f、脉宽p、延时d独立可调，且消除上电时***时钟与外部触发信号间相位差的随机性，确保每次上电后输出的同步触发脉冲信号跟输入的外部触发脉冲信号间的相位差小于200ps，提高延时调节分辨率，减小输出同步触发脉冲信号与输入同步触发脉冲信号之间的时间抖动。
本发明提供的一种同步触发脉冲信号再生装置，包括基准时钟生成模块和FPGA模块，还有时间间隔测量模块、输入延时调节模块和输出延时调节模块。
外部时钟信号输入至基准时钟生成模块，基准时钟生成模块的输出连接至输入延时调节模块，输入延时调节模块的输出连接至FPGA通用IO脚，输入的同步触发信号连接至FPGA模块通用IO脚，时间间隔测量模块也与FPGA的通用IO脚相连接；另外FPGA模块的同步串行接口(SPI接口)分别连接至时间间隔测量模块、输入延时调节模块和输出延时调节模块，以实现对这些模块的控制。FPGA模块输出的多路同步触发脉冲信号经输出延时调节模块的调节后为本装置输出的多路同步触发脉冲信号。
所述的外部时钟信号是2kHz～710MHz的时钟频率信号。
所述的基准时钟生成模块跟踪、锁定外部输入的时钟信号并生成***时钟信号，其***时钟信号输入所连接的输入延时调节模块；
所述的输入延时调节模块的延时调节分辨率为皮秒级，调节***时钟信号得到基准时钟信号输入所述的FPGA模块；
所述的时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒；
所述的输出延时调节模块的延时调节分辨率为百皮秒级；
所述的FPGA模块的工作频率等于或高于100MHz，所含逻辑单元等于或多于150000个，并含时钟计数器、集成式PCI总线(PCI Express)模块、存储器和集成存储控制器。所述时钟计数器为32位、100MHz高速时钟计数器。
所述输出延时调节模块之后还接有电容隔离电路，以提高输出的同步触发脉冲信号的可靠性、抗磁干扰能力和瞬态抗干扰能力,多路同步触发信号经过电容隔离电路后输出。
本发明一种同步触发脉冲信号再生装置的运行方法的具体步骤如下：
步骤Ⅰ、初始化
同步触发脉冲信号再生装置使用前对FPGA模块的参数变量进行定义得初始值，并保存在FPGA模块的内部存储器上。所述参数变量包括输出的各路同步触发信号的重复频率f、脉宽p和延时d，同步触发信号上升沿与***时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0。所述延时d为输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的延时。
本装置在首次使用的上电初始化时，FPGA模块从内部存储器读取输出的各路同步触发信号的重复频率f、脉宽p和延时d的初始值，同步触发信号上升沿与***时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0，FPGA模块加载这些参数变量值。
初次定义的FPGA模块参数变量值为重复频率f＝0.1Hz～10MHz，脉宽p＝10延时同步触发信号上升沿与***时钟信号上升沿之间的延时差D0＝0ns～10ns；输入延时调节模块延时值T0＝3.2ns～11.6ns。
如果在本装置运行过程中修改了某一路或多路同步触发信号的某个或多个参数变量的值，FPGA模块用修改后的参数值替换存储器内最近一次保存的该路对应参数值，并将其保存于FPGA内部存储器；未修改过的其它参数变量保持存储器最近一次保存的值。本装置在后续使用的上电初始化时，FPGA模块将调用存储器中当前保存的参数变量值。
步骤Ⅱ、更新输入延时调节模块延时值T0
外部的时钟信号输入基准时钟生成模块,基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成2kHz～945MHz的***时钟信号,该***时钟信号经过输入延时调节模块调节后,输入FPGA模块作为基准时钟信号。
与此同时外部的同步触发脉冲信号也输入FPGA模块。
所述FPGA模块将外部同步触发脉冲信号与基准时钟信号一起输入时间间隔测量模块，该时间间隔测量模块对外部同步触发脉冲信号上升沿与基准时钟信号上升沿的时间差△D0进行100～200次测量，取多次时间间隔测量值的算术平均值为D1，延时控制量△D＝|D1-D0|-200；
当ΔD≤0时，输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的抖动在理想状态下，FPGA模块的存储器内的延时值T0保持不变；FPGA模块将当前的T0送入输入延时调节模块，作为其延时值；进入步骤Ⅲ；
当△D>0时，计算当前延时值T，以T更新FPGA模块的存储器内的延时值T0，具体计算如下：
如果D1<D0,则T＝T0+△t；
如果D1>D0，则T＝T0-△t；
其中△t的计算方法如下：
令Δtt＝ΔD％10
式中“％”表示“％”前的变量除“％”后的数值所得余数，
如果Δtt≥5，则△t＝((△D/10)+1)×10；
如果Δtt＜5，则△t＝(△D/10)×10；
式中“/”表示“/”前的变量除“/”后的数值所得结果取整数。
时间间隔测量模块所得的△D0送入FPGA模块，FPGA模块根据时间间隔测量模块所测得的△D0计算输入延时调节模块需要调节的延时量△t，计算当前延时值T，以T更新存储器内的延时值T0，即T0＝T，FPGA模块将当前的T0送入输入延时调节模块，作为其延时值。
步骤Ⅲ、调节输出的多路触发脉冲信号的参数
FPGA模块根据存储器中当前保存的重复频率f、脉宽p和延时d的参数值输出多路同步触发脉冲信号至输出延时调节模块，经输出延时调节模块调节后的输出的多路同步触发脉冲信号为本再生装置的输出。
当所用装置还接有电容隔离电路，经输出延时调节模块调节后的输出的多路同步触发信号经过电容隔离电路后输出，为本再生装置的输出。
输出的每一路同步触发脉冲信号的重复频率f、脉宽p和延时d的参数值在运行过程中均可按照使用需求进行单独调节。
本装置输出的各路同步触发脉冲信号的重复频率值f(单位：Hz)是输入的同步触发脉冲信号重复频率的整数分频值。
本装置输出的同步触发脉冲信号的脉宽p范围为:脉宽p调节分辨率为10ns，输出的同步触发脉冲信号的脉宽p为10ns的整数倍。设置的同步触发脉冲信号脉宽pset与输出的同步触发信号脉宽pout关系如下：
令△p＝pset％10：
如果△p≥5，则Pout＝((pset/10)+1)×10；
如果△p<5，则Pout＝(pset/10)×10。
本装置输出的同步触发脉冲信号的延时d范围为：延时调节分辨率为250ps，输出同步触发脉冲信号的延时为250ps的整数倍。设置的同步触发信号延时dset与输出的同步触发信号延时dout关系如下：
令△d＝dset％250：
如果△d≥125，则dout＝((dset/250)+1)×250；
如果△d<125，则dout＝(dset/250)×250。
本装置输出同步触发脉冲信号的10ns的整数倍部分由FPGA模块内的计数器调节，输出同步触发脉冲信号的其余部分由输出延时调节模块调节。
步骤Ⅳ、持续输出和重复调节
FPGA模块输出多路同步触发脉冲信号，经输出延时调节模块后为本装置输出。
当所述同步触发脉冲信号再生装置的输出延时调节模块之后还接有电容隔离电路，经输出延时调节模块调节后的输出的多路同步触发信号经过电容隔离电路后输出，为本再生装置的输出。
返回步骤Ⅱ，重复步骤Ⅱ、Ⅲ和Ⅳ，至装置停止运行。
与现有技术相比，本发明一种同步触发脉冲信号再生装置及其运行方法的有益效果是：1、本装置的FPGA模块内的时钟计数器为32位、100MH高速时钟计数器，输出的同步触发脉冲信号的脉宽、延时参数的调节范围最大可达42秒；2、本装置的输入延时调节模块的延时调节分辨率为皮秒级，输出延时调节模块的延时调节分辨率为百皮秒级，时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒，本发明的时间间隔测量与输入延时调节，消除上电时***时钟与外部触发信号间相位差的随机性，确保每次上电后输出的同步触发脉冲信号跟输入的外部触发脉冲信号间的相位差小于200ps；3、基准时钟模块跟踪、锁定外部输入的时钟信号并生成***时钟信号，时间间隔测量模块测量外部输入的触发脉冲信号的上升沿与***时钟信号上升沿的时间差，并自动跟踪调节，将输出同步触发脉冲信号与输入同步触发脉冲信号之间的时间抖动由δt的随机时间抖动减至小于500ps；4、FPGA模块内的时钟计数器进行延时粗调，输出延时调节模块进行精调，二者结合将触发脉冲信号延时调节分辨率由10ns提高到250ps；5、输出的多路同步触发脉冲信号中每一路信号的脉宽和延时参数单独可调；6、输入的固定频率的同步触发脉冲信号经本发明装置可输出整数分频的多种频率的同步触发脉冲信号；7、采用电容隔离技术，提高输出脉冲信号的可靠性、抗磁干扰能力和瞬态抗干扰能力。
附图说明
图1为本同步触发脉冲信号再生装置实施例结构示意图；
图2为本发明低抖动同步触发脉冲信号再生装置控制流程示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
同步触发脉冲信号再生装置实施例
本同步触发脉冲信号再生装置实施例的整体结构框图如图1所示，包括基准时钟生成模块、时间间隔测量模块、输入延时调节模块、输出延时调节模块和FPGA模块。
外部时钟信号输入至基准时钟生成模块，基准时钟生成模块的输出连接至输入延时调节模块，输入延时调节模块的输出连接至FPGA通用IO脚，输入的同步触发脉冲信号Sin连接至FPGA模块通用IO脚，时间间隔测量模块也与FPGA的通用IO脚相连接；另外FPGA模块的同步串行接口(SPI接口)分别连接至时间间隔测量模块、输入延时调节模块和输出延时调节模块，以实现对这些模块的控制。FPGA模块输出的多路同步触发脉冲信号经输出延时调节模块的调节后为本装置输出的多路同步触发脉冲信号。
本例的外部时钟信号是10MHz的时钟频率信号。
本例的基准时钟生成模块跟踪、锁定外部输入的时钟信号并生成100MHz的***时钟信号，该***时钟信号输入所连接的输入延时调节模块；
本例的输入延时调节模块的延时调节分辨率为10ps，调节***时钟信号得到基准时钟信号输入所述的FPGA模块；
本例的时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒；
本例的输出延时调节模块的延时调节分辨率为250ps；
本例的FPGA模块的工作频率为100MHz，含逻辑单元150000个，并含时钟计数器、集成式PCI总线(PCI Express)模块、存储器和集成存储控制器。所述时钟计数器为32位、100MHz高速时钟计数器。
本例输出延时调节模块之后还接有电容隔离电路，20路同步触发脉冲信号经过电容隔离电路后输出的Sout1至Sout20为本装置输出。
同步触发脉冲信号再生装置的运行方法实施例
本同步触发脉冲信号再生装置的运行方法实施例是在上述的同步触发脉冲信号再生装置上运行的方法，其流程如图2所示，具体步骤如下：
步骤Ⅰ、初始化
同步触发脉冲信号再生装置使用前对FPGA模块的参数变量进行定义并保存在FPGA模块的内部存储器上。本例初次定义的参数变量初始值如下：输出的各路同步触发信号的重复频率f＝1000Hz、脉宽p＝2us和延时d＝50ns，同步触发信号上升沿与***时钟信号上升沿之间的延时差值D0＝2800ns以及输入延时调节模块延时值T0＝9ns。本例延时d为输出的同步触发脉冲信号与输入的同步触发脉冲信号Sin之间的延时。
本装置在首次使用的上电初始化时，FPGA模块从内部存储器读取输出的各路同步触发信号的重复频率f、脉宽p和延时d的初始值，同步触发信号上升沿与***时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0，FPGA模块加载这些参数变量值。
如果在本装置运行过程中修改了某一路或多路同步触发信号的某个或多个参数变量的值，FPGA模块用修改后的参数值替换存储器内最近一次保存的该路对应参数值，并将其保存于FPGA内部存储器；未修改过的其它参数变量保持存储器最近一次保存的值。本装置在后续使用的上电初始化时，FPGA模块将调用存储器中当前保存的参数变量值。
步骤Ⅱ、更新输入延时调节模块延时值T0
外部的时钟信号输入基准时钟生成模块,基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成100MHz的***时钟信号,该***时钟信号经过输入延时调节模块调节后,输入FPGA模块作为基准时钟信号。
与此同时外部的同步触发脉冲信号也输入FPGA模块。本例输入的同步触发信号Sin频率为1000Hz，脉宽100ns。
FPGA模块将外部同步触发脉冲信号与基准时钟信号一起输入时间间隔测量模块，该时间间隔测量模块对外部同步触发脉冲信号上升沿与基准时钟信号上升沿的时间差△D0进行200次测量，取多次时间间隔测量值的算术平均值为D1，延时控制量△D＝|D1-D0|-200；
当ΔD≤0时，输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的抖动在理想状态下，FPGA模块的存储器内的延时值T0保持不变；FPGA模块将当前的T0送入输入延时调节模块，作为其延时值；进入步骤Ⅲ；
当△D>0时，计算当前延时值T，以T更新FPGA模块的存储器内的延时值T0，具体计算如下：
如果D1<D0,则T＝T0+△t；
如果D1>D0，则T＝T0-△t；
其中△t为ΔD的个位四舍五入到十位后的值,其计算方法如下：
令Δtt＝ΔD％10
式中“％”表示“％”前的变量除“％”后的数值所得余数，
如果Δtt≥5，则△t＝((△D/10)+1)×10；
如果Δtt＜5，则△t＝(△D/10)×10；
式中“/”表示“/”前的变量除“/”后的数值所得结果取整数。
时间间隔测量模块所得的△D0送入FPGA模块，FPGA模块根据时间间隔测量模块所测得的△D0计算输入延时调节模块需要调节的延时量△t，计算当前延时值T，以T更新存储器内的延时值T0，即T0＝T，FPGA模块将当前的T0送入输入延时调节模块，作为其延时值。
步骤Ⅲ、调节输出的多路触发脉冲信号的参数
FPGA模块根据存储器中当前保存的重复频率f、脉宽p和延时d的参数值输出多路同步触发脉冲信号至输出延时调节模块，经输出延时调节模块调节后的输出的多路同步触发脉冲信号进入电容隔离电路，电容隔离电路的输出，为本再生装置的输出。
输出的每一路同步触发脉冲信号的重复频率f、脉宽p和延时d的参数值在运行过程中均可按照使用需求进行单独调节。
本装置输出的各路同步触发脉冲信号以Hz为单位的重复频率值f是输入的同步触发脉冲信号重复频率的整数分频值。
本装置输出的同步触发脉冲信号的脉宽p范围为:脉宽p调节分辨率为10ns，输出的同步触发脉冲信号的脉宽p为10ns的整数倍。设置的同步触发脉冲信号脉宽pset与输出的同步触发信号脉宽pout关系如下：
令△p＝pset％10：
如果△p≥5，则Pout＝((pset/10)+1)×10；
如果△p<5，则Pout＝(pset/10)×10。
本装置输出的同步触发脉冲信号的延时d范围为：延时调节分辨率为250ps，输出同步触发脉冲信号的延时为250ps的整数倍。设置的同步触发信号延时dset与输出的同步触发信号延时dout关系如下：
令△d＝dset％250：
如果△d≥125，则dout＝((dset/250)+1)×250；
如果△d<125，则dout＝(dset/250)×250。
本装置输出同步触发脉冲信号的10ns的整数倍部分由FPGA模块内的计数器调节，输出同步触发脉冲信号的其余部分由输出延时调节模块调节。
步骤Ⅳ、持续输出和重复调节
FPGA模块输出20路同步触发脉冲信号，经输出延时调节模块和电容隔离电路后为本装置输出Sout1至Sout20。
返回步骤Ⅱ，重复步骤Ⅱ、Ⅲ和Ⅳ，至装置停止运行。
对比例采用100MHz的高端计数器，对相同的频率为1000Hz、脉宽100ns的输入触发脉冲信号再生，其输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的时间抖动为0～10ns的随机值，分辨率最高只达到10ns。
本实施例实际输出20路同步触发脉冲信号，经多次关机再重新上电初始化后运行，并连续工作8小时，测定的输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的时间抖动小于500ps，延时调节分辨率提高到250ps。
由本实施例可见，本发明的同步触发脉冲信号再生装置的运行方法明显地减小了输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的时间抖动，提高了延时调节分辨率。
上述实施例，仅为对本发明的目的、技术方案和有益效果进一步详细说明的具体个例，本发明并非限定于此。凡在本发明的公开的范围之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。

Claims (7)

1.一种同步触发脉冲信号再生装置，包括基准时钟生成模块和FPGA模块，其特征在于：
还包括时间间隔测量模块、输入延时调节模块和输出延时调节模块；
外部时钟信号输入至基准时钟生成模块，基准时钟生成模块的输出连接至输入延时调节模块，输入延时调节模块的输出连接至FPGA通用IO脚，输入的同步触发信号连接至FPGA模块通用IO脚，时间间隔测量模块也与FPGA的通用IO脚相连接；另外FPGA模块的同步串行接口分别连接至时间间隔测量模块、输入延时调节模块和输出延时调节模块；FPGA模块输出的多路同步触发脉冲信号经输出延时调节模块的调节后为本装置输出的多路同步触发脉冲信号；
所述的外部时钟信号是2kHz～710MHz的时钟频率信号；所述的基准时钟生成模块跟踪、锁定外部输入的时钟信号并生成***时钟信号，其***时钟信号输入所连接的输入延时调节模块；
所述的输入延时调节模块的延时调节分辨率为皮秒级，调节***时钟信号得到基准时钟信号输入所述的FPGA模块；
所述的时间间隔测量模块的时间间隔测量为纳秒级，测量精度高于100皮秒；
所述的输出延时调节模块的延时调节分辨率为百皮秒级。
2.根据权利要求1所述的同步触发脉冲信号再生装置，其特征在于：
所述的FPGA模块的工作频率等于或高于100MHz，所含逻辑单元等于或多于150000个，并含时钟计数器、集成式PCI总线模块、存储器和集成存储控制器；所述时钟计数器为32位、100MHz高速时钟计数器。
3.根据权利要求1所述的同步触发脉冲信号再生装置，其特征在于：
所述输出延时调节模块之后还接有电容隔离电路，多路同步触发信号经过电容隔离电路后输出。
4.根据权利要求1或2所述的同步触发脉冲信号再生装置的运行方法，其特征在于具体步骤如下：
步骤Ⅰ、初始化
同步触发脉冲信号再生装置使用前对FPGA模块的参数变量进行定义得初始值，并保存在FPGA模块的内部存储器上；所述参数变量包括输出的各路同步触发信号的重复频率f、脉宽p和延时d，同步触发信号上升沿与***时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0；所述延时d为输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的延时；
本装置在首次使用的上电初始化时，FPGA模块从内部存储器读取输出的各路同步触发信号的重复频率f、脉宽p和延时d的初始值，同步触发信号上升沿与***时钟信号上升沿之间的延时差值D0以及输入延时调节模块延时值T0，FPGA模块加载这些参数变量值；
如果在本装置运行过程中修改了某一路或多路同步触发信号的某个或多个参数变量的值，FPGA模块用修改后的参数值替换存储器内最近一次保存的该路对应参数值，并将其保存于FPGA内部存储器；未修改过的其它参数变量保持存储器最近一次保存的值；本装置在后续使用的上电初始化时，FPGA模块将调用存储器中当前保存的参数变量值；
步骤Ⅱ、更新输入延时调节模块延时值T0
外部的时钟信号输入基准时钟生成模块,基准时钟生成模块跟踪、锁定外部输入时钟信号，并生成2kHz～945MHz的***时钟信号,该***时钟信号经过输入延时调节模块调节后,输入FPGA模块作为基准时钟信号；
与此同时外部的同步触发脉冲信号也输入FPGA模块；
所述FPGA模块将外部同步触发脉冲信号与基准时钟信号一起输入时间间隔测量模块，该时间间隔测量模块对外部同步触发脉冲信号上升沿与基准时钟信号上升沿的时间差△D0进行100～200次测量，取多次时间间隔测量值的算术平均值为D1，延时控制量△D＝|D1-D0|-200；
当ΔD≤0时，输出的同步触发脉冲信号与输入的同步触发脉冲信号之间的抖动在理想状态下，FPGA模块的存储器内的延时值T0保持不变；FPGA模块将当前的T0送入输入延时调节模块，作为其延时值；进入步骤Ⅲ；
当△D>0时，计算当前延时值T，以T更新FPGA模块的存储器内的延时值T0，具体计算如下：
如果D1<D0,则T＝T0+△t；
如果D1>D0，则T＝T0-△t；
其中△t的计算方法如下：
令Δtt＝ΔD％10
式中“％”表示“％”前的变量除“％”后的数值所得余数，
如果Δtt≥5，则△t＝((△D/10)+1)×10；
如果Δtt＜5，则△t＝(△D/10)×10；
式中“/”表示“/”前的变量除“/”后的数值所得结果取整数；
时间间隔测量模块所得的△D0送入FPGA模块，FPGA模块根据时间间隔测量模块所测得的△D0计算输入延时调节模块需要调节的延时量△t，计算当前延时值T，以T更新存储器内的延时值T0，即T0＝T，FPGA模块将当前的T0送入输入延时调节模块，作为其延时值；
步骤Ⅲ、调节输出的多路触发脉冲信号的参数
FPGA模块根据存储器中当前保存的重复频率f、脉宽p和延时d的参数值输出多路同步触发脉冲信号至输出延时调节模块，经输出延时调节模块调节后的输出的多路同步触发脉冲信号为本再生装置的输出；
输出的每一路同步触发脉冲信号的重复频率f、脉宽p和延时d的参数值在运行过程中按照使用需求进行单独调节；
步骤Ⅳ、持续输出和重复调节
FPGA模块输出多路同步触发脉冲信号，经输出延时调节模块后为本装置输出；
返回步骤Ⅱ，重复步骤Ⅱ、Ⅲ和Ⅳ，至装置停止运行。
5.根据权利要求4所述的同步触发脉冲信号再生装置的运行方法，其特征在于：
步骤Ⅰ初次定义的FPGA模块参数变量值为重复频率f＝0.1Hz～10MHz，脉宽延时同步触发信号上升沿与***时钟信号上升沿之间的延时差D0＝0ns～10ns；输入延时调节模块延时值T0＝3.2ns～11.6ns。
6.根据权利要求4所述的同步触发脉冲信号再生装置的运行方法，其特征在于：
步骤Ⅲ中本装置输出的各路同步触发脉冲信号的以Hz为单位的重复频率值f是输入的同步触发脉冲信号重复频率的整数分频值；
本装置输出的同步触发脉冲信号的脉宽p范围为:脉宽p调节分辨率为10ns，输出的同步触发脉冲信号的脉宽p为10ns的整数倍；设置的同步触发脉冲信号脉宽pset与输出的同步触发信号脉宽pout关系如下：
令△p＝pset％10：
如果△p≥5，则Pout＝((pset/10)+1)×10；
如果△p<5，则Pout＝(pset/10)×10；
本装置输出的同步触发脉冲信号的延时d范围为：延时调节分辨率为250ps，输出同步触发脉冲信号的延时为250ps的整数倍；设置的同步触发信号延时dset与输出的同步触发信号延时dout关系如下：
令△d＝dset％250：
如果△d≥125，则dout＝((dset/250)+1)×250；
如果△d<125，则dout＝(dset/250)×250；
本装置输出同步触发脉冲信号的10ns的整数倍部分由FPGA模块内的计数器调节，输出同步触发脉冲信号的其余部分由输出延时调节模块调节。
7.根据权利要求4所述的同步触发脉冲信号再生装置的运行方法，其特征在于：
所述同步触发脉冲信号再生装置的输出延时调节模块之后还接有电容隔离电路，经输出延时调节模块调节后的输出的多路同步触发信号经过电容隔离电路后输出，为本再生装置的输出。
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