CN108630691A - 三维存储器及其制造方法 - Google Patents

Abstract

本发明公开了一三维存储器及其制造方法，包括在衬底上形成硬掩模层并图形化；利用硬掩模图形，在衬底上形成半导体凸台；在半导体凸台顶部形成掺杂区；在硬掩模图形和半导体凸台上形成介质层堆叠；刻蚀介质层堆叠，形成暴露半导体凸台的垂直沟道孔。依照本发明的三维存储器制造方法，利用硬掩模图形先在衬底上形成掺杂凸台之后再形成介质层堆叠中的沟道孔，提高沟道孔底部凸台的成膜质量、高度和掺杂浓度的均匀性，减少垂直沟道区生长缺陷，提高器件的可靠性。

Description

三维存储器及其制造方法

技术领域

本发明涉及一种三维存储器及其制造方法，特别是涉及一种三维与非门存储器单元晶体管及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

典型的3D NAND制造工艺如图1a所示，在通常为Si的衬底1上沉积多个介质层堆叠构成的叠层结构2(例如氧化物和氮化物交替的结构)；通过各向异性的刻蚀工艺对衬底1上多层叠层结构2刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道孔2H(可直达衬底表面或者具有一定过刻蚀)；在沟道孔2H中沉积多晶硅等材料形成柱状沟道(以下均未示出)；沿着WL方向刻蚀多层叠层结构2形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极导电层，例如包括底部选择栅极线、虚设栅极线、字线、顶部选择栅极线；垂直各向异性刻蚀去除突起侧平面之外的栅极导电层，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。

在此过程之中，为了提高底部驱动晶体管的驱动能力，通常需要增大底部选择栅极线与底部选择晶体管有源区特别是沟道区之间重叠面积。一种典型的方案如图1b所示，刻蚀形成沟道孔2H之后，清洗、过刻蚀暴露的衬底1表面以去除沟道孔2H底部的非晶材料或原生氧化物的缺陷，然后在沟道孔2H中外延生长形成优选为单晶材料的多个凸台1E(例如硅岛)并随后离子注入掺杂(如图1b的虚线框所示)，以用作选择晶体管的垂直沟道区，其高度超过介质叠层2底部的若干子层(例如至底部厚氧化硅层厚度的1/3处)从而增大了与未来选择栅线之间的重叠面积。

然而，在实际工艺制造过程中，由于沟道孔2H的深宽比过大(例如大于等于10、20)，底部的缺陷清除难度很大，外延生长凸台1E的成膜质量欠佳，如图1b所示凸台高度不一致，在底部存在空洞，或者在凸台1E顶部的缺陷引起之后形成的垂直沟道层生长缺陷过大。此外，在离子注入掺杂过程中，由于沟道孔2H深宽比过大，离子注入射程较远，如果注入工艺的垂直度控制不佳，则相当大部分的离子将入射在叠层结构2侧壁上，由此影响叠层结构2各个子层之间的刻蚀选择性，使得底部选择晶体管的有源区偏离设计布局，或者由于注入能量不够而无法到达沟道孔2H底部的凸台1E。

发明内容

因此，本发明的目的在于克服上述缺陷，提高沟道孔底部凸台的成膜质量、高度和掺杂浓度的均匀性，减少垂直沟道区生长缺陷，提高器件的可靠性。

为此，本发明提供了一种三维存储器制造方法，包括：

在衬底上形成图形化的硬掩模层，所述图形化的硬掩模层具有露出衬底的第一垂直沟道孔，所述第一垂直沟道孔内形成有半导体凸台；

在所述半导体凸台顶部形成掺杂区；

在所述图形化的硬掩模层和所述半导体凸台上形成介质层叠层结构；

刻蚀所述介质层叠层结构，形成暴露所述半导体凸台的第二垂直沟道孔。

其中，硬掩模层至少包括第一硬掩模层和第二硬掩模层；任选地，硬掩模层进一步包括在第一和/或第二硬掩模层上的第三硬掩模层；优选地，第一硬掩模层和/或第二硬掩模层和/或第三硬掩模层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、非晶硅、类金刚石无定形碳、氧化锗、氧化铝、低k材料的任一项或其组合。

其中，所述图形化的硬掩模层的顶部高于所述半导体凸台的顶部。

其中，形成半导体凸台的步骤进一步包括：

刻蚀硬掩模层，形成暴露衬底的第一垂直沟道孔；

在所述第一垂直沟道孔中、和图形化的硬掩模层上沉积半导体层；

平坦化所述半导体层直至暴露所述图形化的硬掩模层。

形成第一垂直沟道孔之后、沉积半导体层之前进一步包括，腐蚀衬底形成周期性图案和/或执行过刻蚀。

其中，形成半导体凸台的步骤进一步包括：

在硬掩模层上形成停止层；

刻蚀所述硬掩模层和停止层，形成暴露衬底的第一垂直沟道孔；

在所述第一垂直沟道孔中、和图形化的停止层上沉积半导体层；

平坦化所述半导体层直至暴露所述图形化的停止层；

去除所述停止层；

平坦化所述半导体凸台使得所述半导体层与图形化的硬掩模层齐平。

其中，形成掺杂区的步骤进一步包括：

形成半导体凸台的同时进行原位掺杂；或者

形成半导体凸台之后进行离子注入掺杂。

其中，垂直沟道孔的宽度小于半导体凸台的宽度。

其中，半导体凸台的材质与衬底的材质不同或相同；任选地，半导体凸台为单晶结构，或者形成多晶结构的半导体凸台之后、形成掺杂区之前进行重结晶处理以转变为单晶结构。

其中，形成半导体凸台之后、形成掺杂区之前清洗半导体凸台表面。

其中，所述介质层叠层结构的底部与所述图形化的硬掩模层的顶部材质相同。第一垂直沟道孔第一垂直沟道孔第一垂直沟道孔本发明还提供了一种三维存储器，其特征在于，包括：

图形化的硬掩模层堆叠，位于衬底上；

栅极/介质层叠层结构，位于所述图形化的硬掩模层堆叠上，包括依次层叠的多个栅极堆叠和相邻栅极堆叠之间的介质层堆叠；

第一垂直沟道孔，穿过所述图形化的硬掩模层堆叠，半导体凸台形成在所述第一垂直沟道孔中；

第二垂直沟道孔，穿过所述栅极/介质层叠层结构，垂直沟道层位于所述第二垂直沟道孔中。

其中，所述半导体凸台比所述垂直沟道层宽。

其中，所述图形化的硬掩模层堆叠至少包括第一硬掩模层和第二硬掩模层；任选地，所述图形化的硬掩模层堆叠进一步包括在第一和/或第二硬掩模层上的第三硬掩模层；优选地，第一硬掩模层和/或第二硬掩模层和/或第三硬掩模层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、非晶硅、类金刚石无定形碳、氧化锗、氧化铝、低k材料的任一项或其组合。

其中，所述图形化的硬掩模层堆叠的顶部高于所述半导体凸台的顶部。

其中，所述半导体凸台的顶部具有掺杂区。

其中，所述半导体凸台的材质与衬底的材质不同或相同；任选地，所述半导体凸台为单晶结构。

其中，所述栅极/介质层叠层结构的底部与所述图形化的硬掩模层的顶部材质相同。

依照本发明的三维存储器制造方法，利用硬掩模图形先在衬底上形成掺杂凸台之后再形成介质层堆叠中的沟道孔，提高沟道孔底部凸台的成膜质量、高度和掺杂浓度的均匀性，减少垂直沟道区生长缺陷，提高器件的可靠性。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1a和图1b分别显示了现有技术制作3D存储器工艺的剖面示意图；

图2a至图2i分别显示了根据本发明实施例的半导体器件制造工艺各个步骤的剖面示意图；以及

图3显示了根据本发明实施例的半导体器件制造工艺的示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效提高3D NAND存储器件沟道区成膜质量的新型三维存储器制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

如图3所示，描述了根据本发明一个实施例的三维存储器制造方法的示意性流程图。首先在衬底上形成硬掩模并图形化，接着利用图形化的硬掩模在衬底上形成凸台，形成凸台过程中和/或形成凸台之后对凸台掺杂形成底部选择晶体管的垂直有源区，随后在硬掩模图形和凸台上形成多个介质子层构成的堆叠，接着刻蚀介质层堆叠形成垂直衬底分布的多个沟道孔。此后在沟道孔中沉积多晶或单晶材料构成3D NAND器件的垂直沟道层，在垂直沟道之间的介质层堆叠中形成深孔，通过深孔选择性刻蚀去除介质层堆叠中的部分子层而留下横向凹陷，在横向凹陷中形成栅极介质层和栅极导电层，在深孔底部形成共源区，在垂直沟道层顶部形成漏极，最终完成3D存储器的制造。

如此，图3所示的基本流程通过先掺杂凸台形成有源区然后在堆叠介质层中形成垂直沟道，无需穿过深宽比大的沟道孔进行外延和/或注入工艺，提高了凸台的成膜质量，降低了工艺成本。

以下结合图2a-图2i来详细描述图3所述的具体工艺流程。

如图2a所示，在衬底10上形成硬掩模层堆叠。提供衬底10，其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、Si:C、SIGeC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底10优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C、SiGeC等。

采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射、热氧化、化学氧化等常规工艺，在衬底10上形成硬掩模层堆叠。在本发明一个优选实施例中，硬掩模层堆叠包含多个子层，至少包括一个第一硬掩模层11a，优选地还包括至少一个第二硬掩模层11b，层11a和层11b的材质相互不同以提供较大的刻蚀选择性，例如选自氧化硅、氮化硅、氮氧化硅、非晶碳、非晶硅、类金刚石无定形碳(DLC)、氧化锗、氧化铝的任一个或其组合。在一个优选实施例中，第一硬掩模层11a的材质例如为氧化硅，优选热氧化工艺形成，厚度较薄例如仅0.2至1nm，用作刻蚀衬底的衬垫保护层；第二硬掩模层11b的材质例如为氮化硅，优选PECVD工艺形成，厚度较厚例如5至50nm，用作刻蚀衬底的主要硬掩模层。

在对本发明的一个改进例中，硬掩模层堆叠还任选地(也即可以不包括)进一步包括至少一个第三硬掩模层11c，其材质不同于相邻的第二硬掩模层11b(如果有的话，如果没有层11b，则层11c材质不同于层11a)，优选地，第三硬掩模层材质较软以吸收CMP平坦化过程中的应力并促使缺陷集中在第三硬掩模层中而避免凸台受损，例如其材质为氧化硅或低k材料。其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。第三硬掩模层11c用于在后续平坦化工艺中保护凸台顶部不受过度研磨，因此需要控制其沉积厚度使得顶部高于最终形成凸台的顶部，例如第三硬掩模层11c的厚度与硬掩模层11a和/或11b的厚度之和大于等于凸台10a的最终高度(参见图2f)。在本发明一个优选实施例中，第三硬掩模层11c厚度为20至200nm，优选30至150nm，优选50至100nm。

在另外的一个改进例中，硬掩模层堆叠顶部进一步任选地(也即可以不包括)包括至少一个研磨停止层或抗反射层11d。层11d材质较硬，例如为氮化硅、氮氧化硅、DLC等，用于在后续CMP平坦化工艺期间保护下方的软质第三硬掩模层11c或子掩模层11a/11b，也可以同时用于在后续光刻过程中吸收过量的光辐射以提高曝光、显影精度。层11d材质较薄，例如1至10nm。

在上述硬掩模层堆叠顶部形成光刻胶层并曝光显影形成光刻胶图形12。图形12之间的间隙或开口控制了未来凸台也即底部选择晶体管垂直有源区的形貌，例如在俯视图中的形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。

如图2b所示，以光刻胶图形12为掩模，依次刻蚀硬掩模层堆叠的各个硬掩模子层形成图形化的硬掩模层堆叠，暴露衬底10表面的多个第一垂直沟道孔11e。优选采用各向异性刻蚀工艺，例如(采用C_xH_yF_z等氟代烃刻蚀气体)等离子干法刻蚀或反应离子刻蚀等各向异性干法刻蚀工艺。优选地，执行微量过刻蚀，例如深入衬底10表面0.2至1nm，以保证完全去除衬底10表面的各种缺陷例如原生氧化物、裂缝、污染物颗粒等。进一步优选地，采用湿法腐蚀工艺(例如TMAH针对Si)刻蚀衬底10表面形成多个周期性图案(例如周期性微凹陷或微凸起(未示出)，诸如凸起或凹陷构成的阵列，单个图案尺寸例如0.1至1.5nm，图案之间的间距例如3至10nm)以用作后续CVD沉积或外延生长的成核结构，进一步提高薄膜生长质量。随后，湿法腐蚀或者干法氧化去除光刻胶图形12以暴露硬掩模叠层的顶部。

如图2c所示，在整个器件上形成半导体层10a，完全填充多个第一垂直沟道孔11e并覆盖硬掩模堆叠。优选地，通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺、并且优选其中保形性和台阶覆盖率良好的沉积工艺在第一垂直沟道孔11e中以及硬掩模堆叠顶部上沉积半导体层10a。半导体层10a材质可以与衬底10相同或不同，例如为硅、锗等IV族单质，也可以选自IV族、III-V族或II-VI族化合物半导体，诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。优选地，半导体层10a材质与衬底10不同以利用晶格不匹配而向沟道区施加应力，从而提高选择晶体管的驱动能力。优选地，直接沉积半导体层10a为单晶结构以提高未来凸台的成膜质量，或者以低温成膜工艺形成多晶层并随后激光快速退火使得被照射的区域(例如图形化的硬掩模堆叠之间的区域)重新结晶成为局部单晶或者晶畴较大的多晶结构从而避免单晶成膜期间过高工艺温度对于晶片上已有其他器件带来热预算问题。如图2c所示，由于硬掩模堆叠图形的存在，沉积的半导体层10a将在图形化的硬掩模堆叠顶部具有突起而在图形之间具有凹陷。

因此，优选地采用图2d所示的平坦化工艺，例如化学机械抛光(CMP)或回刻蚀工艺，使得半导体层10a与图形化的硬掩模层堆叠顶部齐平，也即露出图形化的硬掩模层堆叠顶部。在图形化的硬掩模层堆叠包括研磨停止层11d的情况下，CMP处理将由于层11d的硬度显著高于半导体层10a而自动停止在层11顶部。如此，可以有利地减小晶片上不同区域之间半导体层10a填充的不均匀性。

随后，任选地，如图2e所示，采用湿法腐蚀去除研磨停止层11d。例如，采用热磷酸去除氮化硅的层11d，采用强酸(硝酸、硫酸)与强氧化剂(双氧水、含臭氧的去离子水)的组合去除氮氧化硅或DLC的层11d等等，直至暴露层11d下方的结构，例如第三硬掩模层11c(如果有的话)。如此，重新露出半导体层10a的顶部以及部分侧壁，以便于稍后减小其顶部缺陷。

接着，任选地，如图2f所示，采用CMP等平坦化工艺使得半导体层10a顶部与剩余的图形化硬掩模层堆叠顶部(例如层11c顶部)齐平。如此，研磨去除了半导体层10a顶部的一部分，该部分在薄膜生长过程中可能由于填充过早闭合而存在一些孔洞，或者由于图2d所示的CMP工艺而存在一些过度侵蚀留下的微孔。在此过程中，由于第三硬掩模层11c材质较软，应力的局部不均衡或者杂质、裂缝等缺陷会优选出现在第三硬掩模层11c中而不会向半导体层10a聚集，因此提高了半导体层10a的薄膜质量。在此过程中，第三硬掩模层11c顶部也会被去除一部分，因此在图2a所示的初始步骤中第三硬掩模层11c的厚度需要较大以使得整个硬掩模层堆叠顶部高于图2f最终留下的半导体层10a顶部。

优选地，化学清洗去除半导体层10a顶部残留的杂质。例如采用dHF(稀释氢氟酸)去除之前工艺过程中形成的或者原生的氧化物薄层，或者之前平坦化工艺留下的污染物颗粒。由此，使得半导体层10a留在衬底10表面之上而形成了多个凸台结构，用作后续选择晶体管的垂直有源区。

然后，如图2g所示，执行离子注入工艺，在半导体凸台10a顶部形成掺杂区10b(例如虚线以上的部分)。控制注入离子的能量，避免过大动能的离子轰击表面而提高缺陷密度。控制注入离子的剂量和种类以获得不同掺杂类型的有源区。在本发明另外的实施例中，图2c所示的沉积工艺过程中就同时在原料气中加入掺杂剂而进行原位掺杂，如此无需额外进行图2g所示的离子注入工艺，从而避免了凸台掺杂区10b顶部被等离子体轰击而增大缺陷。

此后，如图2h所示，在整个器件上，特别是在半导体凸台10b、以及图形化的硬掩模层堆叠11a/11b/11c顶部上，形成介质层堆叠13a/13b。采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺，沉积介质层堆叠，包括交替层叠的多个第一介质层13a和多个第二介质层13b，交替层叠的次数优选地大于等于2(依照存储单元串中单元个数需要而设定，例如为8)。第一介质层13a和第二介质层13b材质相互不同，例如选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝等任一种及其组合。优选地，最下方的第一介质层13a材质与图形化硬掩模层堆叠顶部(例如第三硬掩模层11c)材质相同，从而提高选择晶体管有源区周围介质层的结合强度、成膜均匀性，避免不同材料之间界面具有的缺陷态吸收电荷而影响选择晶体管的导通/关断。

最后，如图2i所示，刻蚀介质层堆叠形成第二垂直沟道孔13c，直至暴露衬底。采用各向异性刻蚀工艺，例如(采用C_xH_yF_z等氟代烃刻蚀气体)等离子干法刻蚀或反应离子刻蚀等各向异性干法刻蚀工艺，刻蚀形成穿过介质层堆叠13a/13b的开孔13c，最终暴露半导体凸台10b顶部以及介质层堆叠的侧壁。俯视图中，第二垂直沟道孔13c的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。优选地，第二垂直沟道孔13c的深宽比大于等于5:1、优选大于等于10:1、最佳为20:1。在本发明一个优选实施例中，第二垂直沟道孔13c宽度小于第一垂直沟道孔11e、也即半导体凸台10b的宽度，使得即使存在套刻误差也能确保存储单元的晶体管串的沟道区与选择晶体管的沟道区实现电连接。

此后，可以在第二垂直沟道孔13c中采用类似工艺沉积垂直沟道，在第三硬掩模层11c顶部的介质层堆叠中形成暴露衬底10的深孔，在深孔底部形成共源区，刻蚀深孔侧壁的第一或第二介质层13a/13b之一留下凹陷，在凹陷中填充栅极介质和栅极导体形成控制栅线(也即多个层叠的栅极堆叠结构，相邻栅极堆叠结构之间保留了第一或第二介质层堆叠结构，由此共同构成栅极/介质层叠层结构)，在第二垂直沟道孔13c中的沟道区顶部形成漏极，最终完成器件制造。

依照本发明的三维存储器制造方法，利用硬掩模图形先在衬底上形成掺杂凸台之后再形成介质层堆叠中的沟道孔，提高沟道孔底部凸台的成膜质量、高度和掺杂浓度的均匀性，减少垂直沟道区生长缺陷，提高器件的可靠性。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种三维存储器制造方法，其特征在于，包括：

在衬底上形成图形化的硬掩模层，所述图形化的硬掩模层具有露出衬底的第一垂直沟道孔，所述第一垂直沟道孔内形成有半导体凸台；

在所述半导体凸台顶部形成掺杂区；

在所述图形化的硬掩模层和所述半导体凸台上形成介质层叠层结构；

刻蚀所述介质层叠层结构，形成暴露所述半导体凸台的第二垂直沟道孔。

2.如权利要求1所述的三维存储器制造方法，其特征在于，硬掩模层至少包括第一硬掩模层和第二硬掩模层；任选地，硬掩模层进一步包括在第一和/或第二硬掩模层上的第三硬掩模层；优选地，第一硬掩模层和/或第二硬掩模层和/或第三硬掩模层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、非晶硅、类金刚石无定形碳、氧化锗、氧化铝、低k材料的任一项或其组合。

3.如权利要求1所述的三维存储器制造方法，其特征在于，形成半导体凸台的步骤进一步包括：

刻蚀硬掩模层，形成暴露衬底的第一垂直沟道孔；

在所述第一垂直沟道孔中、和图形化的硬掩模层上沉积半导体层；

平坦化所述半导体层直至暴露所述图形化的硬掩模层；或者，

形成半导体凸台的步骤进一步包括：

在硬掩模层上形成停止层；

刻蚀所述硬掩模层和停止层，形成暴露衬底的第一垂直沟道孔；

在所述第一垂直沟道孔中、和图形化的停止层上沉积半导体层；

平坦化所述半导体层直至暴露所述图形化的停止层；

去除所述停止层；

平坦化所述半导体凸台使得所述半导体层与图形化的硬掩模层齐平。

4.如权利要求1所述的三维存储器制造方法，其特征在于，其中，所述介质层叠层结构的底部与所述图形化的硬掩模层的顶部材质相同。

5.一种三维存储器，其特征在于，包括：

图形化的硬掩模层堆叠，位于衬底上；

栅极/介质层叠层结构，位于所述图形化的硬掩模层堆叠上，包括依次层叠的多个栅极堆叠和相邻栅极堆叠之间的介质层堆叠；

第一垂直沟道孔，穿过所述图形化的硬掩模层堆叠，半导体凸台形成在所述第一垂直沟道孔中；

第二垂直沟道孔，穿过所述栅极/介质层叠层结构，垂直沟道层位于所述第二垂直沟道孔中。

6.根据权利要求5所述的三维存储器，其特征在于，所述半导体凸台比所述垂直沟道层宽。

7.根据权利要求5所述的三维存储器，其特征在于，所述图形化的硬掩模层堆叠至少包括第一硬掩模层和第二硬掩模层；任选地，所述图形化的硬掩模层堆叠进一步包括在第一和/或第二硬掩模层上的第三硬掩模层；优选地，第一硬掩模层和/或第二硬掩模层和/或第三硬掩模层的材料选自氧化硅、氮化硅、氮氧化硅、非晶碳、非晶硅、类金刚石无定形碳、氧化锗、氧化铝、低k材料的任一项或其组合。

8.根据权利要求5所述的三维存储器，其特征在于，所述半导体凸台的顶部具有掺杂区。

9.根据权利要求5所述的三维存储器，其特征在于，所述半导体凸台的材质与衬底的材质不同或相同；任选地，所述半导体凸台为单晶结构。

10.根据权利要求5所述的三维存储器，其特征在于，所述栅极/介质层叠层结构的底部与所述图形化的硬掩模层的顶部材质相同。