CN108594103B - Mosfet过冲电压和下冲电压的测量结构和方法 - Google Patents

Mosfet过冲电压和下冲电压的测量结构和方法 Download PDF

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Abstract

MOSFET过冲电压/下冲电压的测量结构和方法，包括：N阱和P阱，分别具有PMOS和NMOS；设置在N阱中的第一阱区接触连接第一电源电压；设置在P阱中的第二阱区接触连接第二电源电压；在过冲电压测试期间，PMOS的源端或漏端之一用作输入端用于输入激励电流且同时用作输出端用于记录输出电压，NMOS的源端或漏端连接第二电源电压；在下冲电压测试期间，NMOS的源端或漏端之一用作输入端用于输入激励电流且同时用作输出端用于记录输出电压，PMOS的源端或漏端连接第一电源电压。本发明利用相邻源漏端和阱接触构成的PNPN结构作为测试结构，使用闩锁方法测得过冲电压和下冲电压，简化了测试结构，提高了测试效率。

Description

MOSFET过冲电压和下冲电压的测量结构和方法
技术领域
本发明涉及一种测量MOSFET寄生二极管电压参数的结构和方法，特别是涉及一种测量MOSFET寄生二极管的过冲电压和下冲电压的结构和方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)当前已广泛应用于各种集成电路中，不仅用于数字逻辑器件，也用于存储器件、开关控制器件等等。MOSFET由于栅极绝缘层的存在，通常具有高输入阻抗的特性。
然而，随着器件特征尺寸持续缩减，金属栅极与掺杂半导体的沟道区之间的栅极绝缘层厚度、金属栅极侧壁的间隔侧墙的厚度、以及相邻器件之间浅沟槽隔离的深度也相应的减小，如果输入电压的波动、诸如信号上升边沿的过冲电压、下降边沿的下冲电压超过一定的临界值，将使得局部电场过大而击穿绝缘介质层，造成本应该相互绝缘的导体或半导体之间短路。即便后续电压恢复额定范围，击穿短路带来的大电压、大电流将改变半导体区域载流子的分布、绝缘区域存储电荷的分布，器件也无法重新恢复正常工作状态。因此这种过冲电压和下冲电压带来的影响是破坏性的。
为此，在先进工艺节点的设计和制造过程期间，特别是在电路设计过程中，必须对于MOSFET能够承受的过冲电压(器件开始出现负阻时电压与Vdd的差值)和下冲电压(器件开始出现负阻时与Vss的差值)进行明确的定义。然而，现在过冲电压和下冲电压的定义都是关于电路级别的，还没有关于器件级别的过冲电压和下冲电压的定义。因此，如何低成本、高效率测量MOSFET的上述电压参数对于提高电路设计的成功率是具有重要意义的。
发明内容
因此，本发明的目的在于提供一种简便、高效的MOSFET过冲电压/下冲电压的测量结构和方法。
为此，本发明提供了一种MOSFET过冲电压/下冲电压的测量结构，其特征在于，包括：
位于衬底中的相邻的N阱和P阱，分别具有PMOS和NMOS；
设置在N阱中的第一阱区接触，用于连接第一电源电压；
设置在P阱中的第二阱区接触，用于连接第二电源电压；
在过冲电压测试期间，PMOS的源端或漏端用作输入端用于输入激励电流且同时用作输出端用于记录输出电压，NMOS的源端或漏端连接第二电源电压；
在下冲电压测试期间，NMOS的源端或漏端用作输入端用于输入激励电流且同时用作输出端用于记录输出电压，PMOS的源端或漏端连接第一电源电压。
其中，第一阱区接触与PMOS的源端或漏端相邻。
其中，第二阱区接触与NMOS的源端或漏端相邻。
其中，所述第一阱区接触包括N型掺杂区，所述第二阱区接触包括P型掺杂区。
本发明还进一步提供了一种采用上述任一项所述的MOSFET过冲电压/下冲电压的测量结构进行测量的方法，其特征在于，包括：
将所述第一阱区接触连接第一电源电压、第二阱区接触连接第二电源电压，将输入激励电流输入所述输入端，判断是否发生闩锁；
如果是，则将输出电压与第一或第二电源电压的差值分别记录为过冲电压或下冲电压；
如果否，则继续调节输入激励电流。
其中，调节输入激励电流的步骤进一步包括：如果判断未发生闩锁，增大输入激励电流直至判断发生闩锁并记录输出电压。
其中，输入激励电流包括每秒1000～20000个尖峰波形；任选地，波形宽度为10～300ns。
本申请基于PNPN结构的思路，采用N型MOSFET的寄生二极管P阱(PWELL)和源端/漏端(N plus)以及P型MOSFET的寄生二极管N阱(NWELL)和源端/漏端(P plus)，构成可供测试用的PNPN结构，再利用常规的latchup方法测试得到N型MOSFET寄生二极管的过冲电压，P型MOSFET寄生二极管的下冲电压。
依照本发明的MOSFET过冲电压/下冲电压的测量结构和方法，利用相邻NMOS和PMOS的源漏端和阱接触构成的PNPN结构作为测试结构，使用闩锁方法测得过冲电压和下冲电压，简化了测试结构，提高了测试效率。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1显示了根据本发明实施例的测试结构的剖面示意图；
图2显示了根据本发明实施例的测试结构的示意性版图；
图3显示了根据本发明实施例的测试结构的等效电路图；以及
图4分别显示了根据本发明实施例的过冲电压(右侧)和下冲电压(左侧)的测试结果。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可低成本、高效率测量MOSFET过冲电压/下冲电压的测试结构和方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
如图1所示，为根据本发明实施例的测试结构的剖视图。在超大规模集成电路中，NMOS和PMOS分别形成在晶片衬底上的P阱和N阱中(如果整个衬底具有n掺杂，也可以无需N阱)。不论电路版图如何设计，总是会存在P阱中的某一个NMOS与N阱中某一个PMOS相邻，如此阱区与衬底形成pn结，而MOSFET的源漏区与阱区也存在pn结，因此存在从电源Vdd至地电势GND的pnpn寄生结构，也即寄生可控硅结构，实际上等效于寄生的PNP和NPN两个双极结型晶体管(BJT)。
当其中一个BJT的集电极(例如NMOS的源端)电流受到外部干扰突然增加到一定值时，会反馈至另一个BJT(例如至PMOS的漏端)，而当两个寄生BJT构成的PNPN结构的回路增益大于1时，形成了低阻抗通路，如此产生闩锁效应。等效电路图如图3所示，第一电源电压VDD通过阱电阻Rwell连接至pnp寄生BJT的基极和npn寄生BJT的集电极，pnp寄生BJT的发射极连接VDD、集电极通过衬底电阻Rsub接地，npn寄生BJT的发射极接地，低阻抗通路如图中虚线箭头所示。
因此，本发明人利用相邻NMOS和PMOS构成了如图2(为图1顶视图对应的版图结构，从上至下的管脚依次为1、2、3、4，依照图1中剖视图中从右至左的顺序)所示版图设计的PNPN结构用作过冲电压/下冲电压的测试结构。其中，管脚4用作接第一电源电压(Vdd)的n阱接触也即第一阱区接触，分布在管脚3周围也即N阱中PMOS器件的源端或漏端周围，优选与其相邻。在本发明一个优选实施例中，管脚4对应的N阱中的N+接触为环状分布(连续环，或离散的子阱区构成的环绕结构)以提高电流分布均匀性。同理，管脚1对应的连接Vss(电势为零)或GND的第二阱区接触(分布在管脚2周围也即p阱中NMOS器件的源端或漏端周围)也可以为环状分布(连续环，或离散的子阱区构成的环绕结构)。
过冲电压测试程序：端子1为接第二电源电压(Vss或GND)的P阱接触(也即第二阱区接触)，端子2为接第二电源电压也即Vss(电势为零)或GND的p阱中NMOS的源端接触或漏端接触之一(另一个浮置)，端子3为n阱中PMOS的源端接触或漏端接触，端子4为接第一电源电压(Vdd)的N阱接触(也即第一阱区接触)。在端子3输入电流激励信号，记录端子3的电压。器件开始出现负阻的电压/电流点记为V_over/I_over，过冲电压则定义为V_over与Vdd的差值，如图4右侧所示。其中，横轴表示在端子3记录的电压，纵轴表示向端子3提供的电流，触发闩锁效应时的触发电压VTRIG记为电压VOVER，即端子3的电压，触发电流ITRIG记为电流IOVER，则过冲电压定义为VMARGIN＝VOVER-Vdd。
下冲电压测试程序：端子1为接第二电源电压(Vss或GND)的P阱接触(也即第二阱区接触)，端子2为p阱中NMOS的源端或漏端接触之一(另一个浮置)且同时用作输入端和输出端，端子3为接第一电源电压(Vdd)的n阱中PMOS的源端或漏端接触，端子4为接第一电源电压(Vdd)的N阱接触。在端子2输入电流激励信号，记录端子2的电压。器件开始出现负阻的电压/电流点记为V_under/I_under，下冲电压则定义为V_under，即端子2的电压，与Vss的差值，如图4左侧所示。其中，横轴表示在端子2记录的电压，纵轴表示向端子2提供的电流，触发闩锁效应时的触发电压VTRIG记为电压VUNDER，触发电流ITRIG记为电流IUNDER，则下冲电压定义为VMARGIN＝VSS-VUNDER。
测试之前，预设包含多个测试信号的参数，例如每秒1000～20000个、优选5000～10000个尖峰波形作为激励电流，波形宽度为10ns～300ns并优选100～150ns，幅度从0到100uA,步长0.2uA。在本发明一个优选实施例中，对于待测MOSFET，根据其工艺节点(例如特征尺寸)和制造参数或设计规则(例如SPICE仿真中采用的器件模型)，参照之前测量的历史结果或者数据库中存储的类似器件的测量结果，预估初始输入的激励电流，例如预设的激励电流为历史结果或数据库存储测量结果的至少85％、并优选至少95％，并且小于历史结果或数据库存储测量结果的99％并优选小于97％，从而提高测量效率、节省步进式调节输入激励电流的历时，从而降低测量成本。
如此，通过上述测试过程可以用精简的结构快速且精确地测定MOSFET寄生二极管的过冲电压/下冲电压的规格，给定电路限制条件，使得电路设计能过适应工艺特点，提高电路设计的成功率，避免的电路设计的返工，提高设计周期。
实际上，本申请的测试结构合理利用了相邻P、N阱中相邻的NMOS、PMOS构成PNPN测试结构，适用于各种工艺节点例如亚微米或深亚微米工艺，也适用于不同Vdd的器件例如适用于数字逻辑、存储器件的低电压MOSFET(例如Vdd为5V或1.2V)以及适用于功率驱动的高电压MOSFET(例如Vdd为12V或100V乃至更高)。此外，本申请的测试结构不仅可以适用于MOSFET，实际上也同样适用于BJT或BiMOS等具有相邻阱区隔离的结构。
依照本发明的MOSFET过冲电压/下冲电压的测量结构和方法，利用相邻NMOS和PMOS的源漏端和阱接触构成的PNPN结构作为测试结构，使用闩锁方法测得过冲电压和下冲电压，简化了测试结构，提高了测试效率。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种MOSFET过冲电压/下冲电压的测量结构，其特征在于，包括：
位于衬底中的相邻的N阱和P阱，分别具有PMOS和NMOS；
设置在N阱中的第一阱区接触，用于连接第一电源电压；
设置在P阱中的第二阱区接触，用于连接第二电源电压；
在过冲电压测试期间，PMOS的源端或漏端之一用作输入端用于输入激励电流且同时用作输出端用于记录输出电压，PMOS的源端或漏端的另一个浮置，NMOS的源端或漏端连接第二电源电压；
在下冲电压测试期间，NMOS的源端或漏端之一用作输入端用于输入激励电流且同时用作输出端用于记录输出电压，NMOS的源端或漏端的另一个浮置，PMOS的源端或漏端连接第一电源电压。
2.如权利要求1所述的测量结构，其特征在于，第一阱区接触与PMOS的源端或漏端相邻。
3.如权利要求1所述的测量结构，其特征在于，第二阱区接触与NMOS的源端或漏端相邻。
4.如权利要求1所述的测量结构，其特征在于，所述第一阱区接触包括N型掺杂区，所述第二阱区接触包括P型掺杂区。
5.如权利要求4所述的测量结构，其特征在于，所述N型掺杂区为重型掺杂区。
6.如权利要求4所述的测量结构，其特征在于，所述P型掺杂区为重型掺杂区。
7.一种采用权利要求1至6任一项所述的MOSFET过冲电压/下冲电压的测量结构进行测量的方法，其特征在于，包括：
将所述第一阱区接触连接第一电源电压、第二阱区接触连接第二电源电压，将激励电流输入用作输入端的PMOS的源端或漏端，或者将激励电流输入用作输入端的NMOS的源端或漏端，判断是否发生闩锁；
如果是，则将PMOS的源端或漏端的输出电压与第一电源电压的差值记录为过冲电压，将NMOS的源端或漏端的输出电压与第二电源电压的差值记录为下冲电压；
如果否，则继续调节激励电流。
8.如权利要求7所述的方法，其特征在于，调节输入激励电流的步骤进一步包括：
如果判断未发生闩锁，增大输入激励电流直至判断发生闩锁并记录输出电压。
9.如权利要求7所述的方法，其特征在于，输入激励电流包括每秒1000～20000个尖峰波形；任选地，波形宽度为10～300ns。
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