CN108564908A - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：输入子电路，与信号输入端、第一时钟信号端和上拉节点连接，用于在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；下拉子电路，与信号输出端、第三时钟信号端和电源端连接，用于在第三时钟信号端的控制下，向信号输出端提供电源端的信号。本发明提供的技术方案通过输入子电路、输出子电路和下拉子电路的配合实现了移位寄存器的功能，简化了GOA电路的结构，实现了显示面板的窄边框设计。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)技术。GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。
发明内容
为了至少减少GOA电路中包括的薄膜晶体管的数量，提升显示面板的设计空间，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，简化了GOA电路的结构，实现了显示面板的窄边框设计。
一个方面，本发明实施例提供了一种移位寄存器，包括：输入子电路、输出子电路和下拉子电路；
所述输入子电路，与信号输入端、第一时钟信号端和上拉节点连接，用于在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；
所述下拉子电路，与信号输出端、第三时钟信号端和电源端连接，用于在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
可选地，所述输入子电路包括：第一晶体管；
所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与上拉节点连接。
可选地，所述输出子电路包括：第二晶体管和电容；
所述第二晶体管的控制极与上拉节点连接，第一极与第二时钟信号端连接，第二极与信号输出端连接；
所述电容的第一端与上拉节点连接，第二端与信号输出端连接。
可选地，所述下拉子电路包括：第三晶体管；
所述第三晶体管的控制极与第三时钟信号端连接，第一极与信号输出端连接，第二极与电源端连接。
可选地，所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管和电容；所述下拉子电路包括：第三晶体管，其中；
所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与所述电容的第一端连接；
所述第二晶体管的控制极与所述电容的第一端连接，第一极与第二时钟信号端连接，第二极与信号输出端连接；
所述电容的第二端与信号输出端连接；
所述第三晶体管的控制极与第三时钟信号端连接，第一极与信号输出端连接，第二极与电源端连接。
可选地，所述第一晶体管、所述第二晶体管和所述第三晶体管为N型薄膜晶体管或P型薄膜晶体管。
另一方面，本发明实施例还提供一种栅极驱动电路，多个级联的上述移位寄存器；还包括：第一时钟信号源、第二时钟信号源、第三时钟信号源、第四时钟信号源、第五时钟信号源和第六时钟信号源；其中，
所述第N极移位寄存器的信号输入端与所述第N-1级移位寄存器的信号输出端连接；
第N-1级移位寄存器的第一时钟信号端与第一时钟信号源连接，第二时钟信号端与第二时钟信号源连接，第三时钟信号端与第四时钟信号源连接；
第N级移位寄存器的第一时钟信号端与第二时钟信号源连接，第二时钟信号端与第三时钟信号源连接，第三时钟信号端与第五时钟信号源连接；
第N+1级移位寄存器的第一时钟信号端与第三时钟信号源连接，第二时钟信号端与第一时钟信号源连接，第三时钟信号端与第六时钟信号源连接。
可选地，所述第一时钟信号源、所述第二时钟信号源和所述第三时钟信号源的信号的周期和占空比相等；所述第四时钟信号源、所述第五时钟信号源和所述第六时钟信号源的信号的周期和占空比相等；
其中，所述第一时钟信号源的信号的周期和所述第四时钟信号源的周期相等，所述第一时钟信号源的信号的占空比大于所述第四时钟信号源的信号的占空比。
另一方面，本发明实施例还提供一种显示装置，包括：上述栅极驱动电路。
另一方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于如上述移位寄存器中，包括：
在重置阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号；
在输入阶段，输入子电路在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；
在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；
在下拉阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
可选地，所述下拉阶段包括：第一下拉子阶段和第二下拉子阶段；
在第一下拉子阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；
在第二下拉子阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：输入子电路，与信号输入端、第一时钟信号端和上拉节点连接，用于在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；下拉子电路，与信号输出端、第三时钟信号端和电源端连接，用于在第三时钟信号端的控制下，向信号输出端提供电源端的信号。本发明提供的技术方案通过输入子电路、输出子电路和下拉子电路的配合实现了移位寄存器的功能，简化了GOA电路的结构，实现了显示面板的窄边框设计。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的移位寄存器的结构示意图；
图2为本发明实施例提供的输入子电路的等效电路图；
图3为本发明实施例提供的输出子电路的等效电路图；
图4为本发明实施例提供的下拉子电路的等效电路图；
图5为本发明实施例提供的移位寄存器的等效电路图；
图6为本发明实施例提供的移位寄存器的工作时序图；
图7为本发明实施例提供的移位寄存器的驱动方法的流程图；
图8为本发明实施例提供的栅极驱动电路的结构示意图；
图9为本发明实施例提供的栅极驱动电路的工作时序图。
附图标记说明：
INPUT：信号输入端；
OUTPUT：信号输出端；
CLK1：第一时钟信号端；
CLK2：第二时钟信号端；
CLK3：第三时钟信号端；
VSS：电源端；
CLKA：第一时钟信号源；
CLKB：第二时钟信号源；
CLKC：第三时钟信号源；
CLKD：第四时钟信号源；
CLKE：第五时钟信号源；
CLKF：第六时钟信号源；
STV：初始信号端。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机***中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分开关晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
本发明一些实施例提供一种移位寄存器，图1为本发明实施例提供的移位寄存器的结构示意图，如图1所示，本发明实施例提供的移位寄存器包括：输入子电路、输出子电路和下拉子电路。
具体的，输入子电路，与信号输入端INPUT、第一时钟信号端CLK1和上拉节点PU连接，用于在第一时钟信号端CLK1的控制下，向上拉节点PU提供信号输入端INPUT的信号。
输出子电路，与上拉节点PU、第二时钟信号端CLK2和信号输出端OUTPUT连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供第二时钟信号端CLK2的时钟信号。
下拉子电路，与信号输出端OUTPUT、第三时钟信号端CLK3和电源端VSS连接，用于在第三时钟信号端CLK3的控制下，向信号输出端OUTPUT提供电源端VSS的信号。
具体的，本发明实施例中的第一时钟信号端CLK1的信号的周期和第二时钟信号端CLK2的信号的周期相同，占空比也相同，均为1/3，本发明实施例中的电源端VSS持续提供低电平信号。另外，第三时钟信号端CLK3的信号的周期与第一时钟信号端CLK1的周期相同，且第三时钟信号端CLK3的信号的占空比小于第一时钟信号端CLK1的占空比，即第三时钟信号端CLK3的信号的脉冲宽度小于第一时钟信号端CLK1的信号的脉冲宽度。
另外，若检测到第三时钟信号端CLK3的信号的下降沿时，第一时钟信号端CLK1的信号开始上升，若检测到第一时钟信号端CLK1的信号的下降沿时，第二时钟信号端CLK2信号开始上升。
本发明实施例提供的移位寄存器包括：输入子电路，与信号输入端、第一时钟信号端和上拉节点连接，用于在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；下拉子电路，与信号输出端、第三时钟信号端和电源端连接，用于在第三时钟信号端的控制下，向信号输出端提供电源端的信号。本发明提供的技术方案通过输入子电路、输出子电路和下拉子电路的配合实现了移位寄存器的功能，简化了GOA电路的结构，实现了显示面板的窄边框设计。
可选地，图2为本发明实施例提供的输入子电路的等效电路图；如图2所示，输入子电路包括：第一晶体管T1；第一晶体管T1的控制极与第一时钟信号端CLK1连接，第一极与信号输入端INPUT连接，第二极与上拉节点PU连接。
具体的，当第一晶体管T1开启时，向上拉节点PU提供信号输入端INPUT的信号。
需要说明的是，图2中具体示出了输入子电路的示例性结构。本领域技术人员容易理解的是，输入子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图3为本发明实施例提供的输出子电路的等效电路图；如图3所示，输出子电路包括：第二晶体管T2和电容C；第二晶体管T2的控制极与上拉节点PU连接，第一极与第二时钟信号端CLK2连接，第二极与信号输出端OUTPUT连接；电容C的第一端与上拉节点PU连接，第二端与信号输出端OUTPUT连接。
具体的，当第二晶体管T2开启时，向信号输出端OUTPUT提供第二时钟信号端CLK2的信号。当第二时钟信号端CLK2的信号为低电平时，输出子电路还能够拉低信号输出端OUTPUT的信号的电位。
需要说明的是，图3中具体示出了输入子电路的示例性结构。本领域技术人员容易理解的是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图4为本发明实施例提供的下拉子电路的等效电路图；如图4所示，下拉子电路包括：第三晶体管T3；第三晶体管T3的控制极与第三时钟信号端CLK3连接，第一极与信号输出端OUTPUT连接，第二极与电源端VSS连接。
具体的，当第三晶体管T3开启时，向信号输出端OUTPUT提供电源端VSS的信号，由于电源端持续提供低电平信号，因此，当第三晶体管T3开启时，信号输出端OUTPUT的信号的电位就会被拉低。
需要说明的是，图4中具体示出了下拉子电路的示例性结构。本领域技术人员容易理解的是，下拉子电路的实现方式不限于此，只要能够实现其功能即可。
图5为本发明实施例提供的移位寄存器的等效电路图，图5中具体示出了输入子电路、输出子电路和下拉子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，输入子电路包括：第一晶体管T1；输出子电路包括：第二晶体管T2和电容C；下拉子电路包括：第三晶体管T3，其中；第一晶体管T1的控制极与第一时钟信号端CLK1连接，第一极与信号输入端INPUT连接，第二极与电容C的第一端连接；第二晶体管T2的控制极与电容C的第一端连接，第一极与第二时钟信号端CLK2连接，第二极与信号输出端OUTPUT连接；电容C的第二端与信号输出端OUTPUT连接；第三晶体管T3的控制极与第三时钟信号端CLK3连接，第一极与信号输出端OUTPUT连接，第二极与电源端VSS连接。
在本实施例中，晶体管T1～T3均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，电容C可以是由第二晶体管T2的栅极和第三晶体管T3的第一极构成的等效电容，本发明对此不作限定。
下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的移位寄存器中的晶体管T1～T3均为N型薄膜晶体管为例，图6为本发明实施例提供的移位寄存器的工作时序图，如图5和图6所示，本发明实施例提供的移位寄存器包括3个晶体管单元(T1～T3)、1个电容(C)、4个信号输入端(INPUT、CLK1、CLK2和CLK3)、1个信号输出端(OUTPUT)和1个电源端(VSS)。
具体的，电源端VSS持续提供低电平信号。
具体地：
第一阶段T1，即重置阶段，第三时钟信号端CLK3的信号为高电平，第三晶体管T3开启，将信号输出端OUTPUT的信号的电位拉低，并在电容C的作用下拉低上拉节点PU的电位。
本阶段中，输入端中的第三时钟信号端CLK3的信号为高电平，信号输入端INPUT、第一时钟信号端CLK1和第二时钟信号端CLK2的信号为低电平，信号输出端OUTPUT的输出信号为低电平。
第二阶段T2，即输入阶段，信号输入端INPUT和第一时钟信号端CLK1的信号为高电平，第一晶体管T1开启，将上拉节点PU的电位拉高，对电容C进行充电。
本阶段中，信号输入端INPUT和第一时钟信号端CLK1的信号为高电平，第二时钟信号端CLK2和第二时钟信号端CLK2的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。虽然上拉节点PU的电位为高电平，第二晶体管T2开启，但是第二时钟信号端CLK2的信号为低电平，因此，信号输出端OUTPUT的输出信号仍为低电平。
第三阶段T3，即输出阶段，第一时钟信号端CLK1的信号为低电平，第一晶体管T1关断，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第二晶体管T2开启，由于第二时钟信号端CLK2的信号变为高电平，信号输出端OUTPUT输出第二时钟信号端CLK2的信号，即本级栅极驱动信号。另外，上拉节点PU电位的升高，提高了第二晶体管T2的导通能力，保证了像素充电。
本阶段中，输入端中的第二时钟信号端CLK2的信号为高电平，信号输入端INPUT、第一时钟信号端CLK1和第三时钟信号端CLK3的信号均为低电平，信号输出端OUTPUT的输出信号为高电平。
第四阶段T4，即下拉阶段，包括两个阶段：第一下拉子阶段t1和第二下拉子阶段t2。
第一下拉子阶段t1，第二时钟信号端CLK2的信号为低电平，此时，上拉节点PU仍然为高电平，第二晶体管T2导通，当检测到第二时钟信号端CLK2的信号的下降沿时，信号输出端OUTPUT的信号瞬时被拉低，并通过电容C的作用，拉低上拉节点PU的电位。
本阶段中，输入端中的信号输入端INPUT、第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。此时，由于第一电容C以及晶体管自身电容作用的关系，上拉节点PU的电位在逐渐地下降，由于第二时钟信号端CLK2的信号为低电平，因此信号输出端OUTPUT的电位被拉低至低电平，降低了噪声。
第二下拉子阶段t2，第三时钟信号端CLK3的信号为高电平，第三晶体管T3开启，将信号输出端OUTPUT的信号的电位拉低，并在电容C的作用下继续拉低上拉节点PU的电位。
本阶段中，输入端中的第三时钟信号端CLK3的信号为高电平，信号输入端INPUT、第一时钟信号端CLK1和第二时钟信号端CLK2的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。此时，由于电容C以及晶体管自身电容作用的关系，上拉节点PU的电位在逐渐地下降，降低了噪声。
在所有阶段中，电源端VSS的信号持续为低电平。
在第二下拉子阶段之后，本级移位寄存器为保持阶段，本级移位寄存器直至信号输入端INPUT再次接收到高电平信号。
在本实施例中，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；信号输出端OUTPUT的输出信号为脉冲信号，只在输出阶段为高电平；第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3的信号为周期性信号。
在本实施例中，输出子电路不仅能够拉高上拉节点PU的电位，使信号输出端OUTPUT输出本级栅极驱动信号，还能够在第二时钟信号端CLK2的信号的电位一降低，就瞬间拉低信号输出端的输出信号，减少了输出信号的下降沿，避免了由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。
基于上述实施例的发明构思，本发明一些实施例还提供一种移位寄存器的驱动方法，应用于上述实施例提供的移位寄存器中，其中，移位寄存器包括：输入子电路、输出子电路和下拉子电路，还包括：信号输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端和信号输出端，图7为本发明实施例提供的移位寄存器的驱动方法的流程图，如图7所示，本发明实施例提供的移位寄存器的驱动方法具体包括以下步骤：
步骤100、在重置阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
具体的，电源端的信号持续为低电平，在步骤100中，下拉子电路拉低信号输出端的输出信号的电位。
步骤200、在输入阶段，输入子电路在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号。
具体的，信号输入端的信号为脉冲信号，在步骤200中，信号输入端的信号为高电平，输入子电路拉高了上拉节点的电位。
步骤300、在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号。
具体的，上拉节点在电容的自举作用下，上拉节点的电位进一步升高，第二时钟信号端的信号为高电平，信号输出端的输出信号为高电平。
步骤400、在下拉阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
具体的，下拉阶段包括：第一下拉子阶段和第二下拉子阶段；在第一下拉子阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；在第二下拉子阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
在本实施例中，第一下拉子阶段能够在第二时钟信号端的信号的电位一降低，就瞬间拉低信号输出端的输出信号，减少了输出信号的下降沿，避免了由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。另外，还拉低了上拉节点的电位，降低了噪声。
本发明实施例提供的移位寄存器的驱动方法包括：在重置阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号；供信号输入端的信号；在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；在下拉阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。本发明提供的技术方案通过输入子电路、输出子电路和下拉子电路的配合实现了移位寄存器的功能，简化了GOA电路的结构，实现了显示面板的窄边框设计。
基于上述实施例的发明构思，本发明一些实施例还提供一种栅极驱动电路，图8为本发明实施例提供的栅极驱动电路的结构示意图，图9为本发明实施例提供的栅极驱动电路的工作时序图，如图8和9所示，本发明实施例提供的栅极驱动电路包括：多个级联的实施例一提供的移位寄存器；还包括：第一时钟信号源CLKA、第二时钟信号源CLKB、第三时钟信号源CLKC、第四时钟信号源CLKD、第五时钟信号源CLKE和第六时钟信号源CLKF。
具体的，第N级移位寄存器的信号输入端INPUT与第N-1级移位寄存器的信号输出端OUTPUT连接；第N-1级移位寄存器的第一时钟信号端CLK1与第一时钟信号源CLKA连接，第二时钟信号端CLK2与第二时钟信号源CLKB连接，第三时钟信号端CLK3与第四时钟信号源CLKD连接；第N级移位寄存器的第一时钟信号端CLK1与第二时钟信号源CLKB连接，第二时钟信号端CLK2与第三时钟信号源CLKC连接，第三时钟信号端CLK3与第五时钟信号源CLKE连接；第N+1级移位寄存器的第一时钟信号端CLK1与第三时钟信号源CLKC连接，第二时钟信号端CLK2与第一时钟信号源CLKA连接，第三时钟信号端CLK3与第六时钟信号源CLKF连接。需要说明的是，每三级移位寄存器为一个循环，即第N+2级移位寄存器中每个时钟信号端与时钟信号源的连接关系与第N-1级移位寄存器的连接关系相同，第N+3级级移位寄存器中每个时钟信号端与时钟信号源的连接关系与第N级移位寄存器的连接关系相同，第N+4级移位寄存器中每个时钟信号端与时钟信号源的连接关系与第N+1级移位寄存器的连接关系相同，依次类推。
另外，栅极驱动电路还包括：初始信号端STV和电源VS，第一极移位寄存器的信号输入端与初始信号端STV连接，每一级移位寄存器的电源端VSS与电源VS连接。
可选地，第一时钟信号源CLKA、第二时钟信号源CLKB和第三时钟信号源CLKC的信号的周期和占空比相等；第四时钟信号源CLKD、第五时钟信号源CLKE和第六时钟信号源CLKF的信号的周期和占空比相等；第一时钟信号源CLKA的信号的周期和第四时钟信号源CLKD的周期相等，第一时钟信号源CLKD的信号的占空比大于第四时钟信号源CLKD的信号的占空比，即第四时钟信号源CLKD的信号的脉冲宽度小于第一时钟信号源CLKA的信号的脉冲宽度小。
在本实施例中，若检测到第四时钟信号源CLKD的信号的下降沿时，第一时钟信号源CLKA的信号开始上升，若检测到第一时钟信号源CLKA的信号的下降沿时，第二时钟信号源CLKB的信号开始上升，若检测到第二时钟信号源CLKB的信号的下降沿时，第三时钟信号源CLKC的信号开始上升，若检测到第三时钟信号源CLKC的信号的下降沿时，第一时钟信号源CLKA的信号开始上升。另外，若检测到第五时钟信号源CLKE的信号的下降沿，第二时钟信号源CLKB的信号开始上升，若检测到第六时钟信号源CLKF的信号的下降沿，第三时钟信号源CLKC的信号开始上升。
基于上述实施例的发明构思，本发明实施例还提供了一种显示装置，包括：栅极驱动电路。
其中，栅极驱动电路为上述实施例提供的栅极驱动电路，其实现原理和实现效果类似，在此不再赘述。
有以下几点需要说明：
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (11)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路和下拉子电路；
所述输入子电路，与信号输入端、第一时钟信号端和上拉节点连接，用于在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，与上拉节点、第二时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；
所述下拉子电路，与信号输出端、第三时钟信号端和电源端连接，用于在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；
所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与上拉节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第二晶体管和电容；
所述第二晶体管的控制极与上拉节点连接，第一极与第二时钟信号端连接，第二极与信号输出端连接；
所述电容的第一端与上拉节点连接，第二端与信号输出端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述下拉子电路包括：第三晶体管；
所述第三晶体管的控制极与第三时钟信号端连接，第一极与信号输出端连接，第二极与电源端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；所述输出子电路包括：第二晶体管和电容；所述下拉子电路包括：第三晶体管，其中；
所述第一晶体管的控制极与第一时钟信号端连接，第一极与信号输入端连接，第二极与所述电容的第一端连接；
所述第二晶体管的控制极与所述电容的第一端连接，第一极与第二时钟信号端连接，第二极与信号输出端连接；
所述电容的第二端与信号输出端连接；
所述第三晶体管的控制极与第三时钟信号端连接，第一极与信号输出端连接，第二极与电源端连接。
6.根据权利要求5所述的移位寄存器，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管为N型薄膜晶体管或P型薄膜晶体管。
7.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-6任一所述的移位寄存器；还包括：第一时钟信号源、第二时钟信号源、第三时钟信号源、第四时钟信号源、第五时钟信号源和第六时钟信号源；其中，
所述第N极移位寄存器的信号输入端与所述第N-1级移位寄存器的信号输出端连接；
第N-1级移位寄存器的第一时钟信号端与第一时钟信号源连接，第二时钟信号端与第二时钟信号源连接，第三时钟信号端与第四时钟信号源连接；
第N级移位寄存器的第一时钟信号端与第二时钟信号源连接，第二时钟信号端与第三时钟信号源连接，第三时钟信号端与第五时钟信号源连接；
第N+1级移位寄存器的第一时钟信号端与第三时钟信号源连接，第二时钟信号端与第一时钟信号源连接，第三时钟信号端与第六时钟信号源连接。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第一时钟信号源、所述第二时钟信号源和所述第三时钟信号源的信号的周期和占空比相等；所述第四时钟信号源、所述第五时钟信号源和所述第六时钟信号源的信号的周期和占空比相等；
其中，所述第一时钟信号源的信号的周期和所述第四时钟信号源的周期相等，所述第一时钟信号源的信号的占空比大于所述第四时钟信号源的信号的占空比。
9.一种显示装置，其特征在于，包括：如权利要求7或8所述的栅极驱动电路。
10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-6任一所述的移位寄存器中，包括：
在重置阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号；
在输入阶段，输入子电路在第一时钟信号端的控制下，向上拉节点提供信号输入端的信号；
在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；
在下拉阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
11.根据权利要求10所述的驱动方法，其特征在于，所述下拉阶段包括：第一下拉子阶段和第二下拉子阶段；
在第一下拉子阶段，输出子电路在上拉节点的控制下，向信号输出端提供第二时钟信号端的时钟信号；
在第二下拉子阶段，下拉子电路在第三时钟信号端的控制下，向信号输出端提供电源端的信号。
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