CN108541309A - 低压差稳压装置 - Google Patents

Abstract

一种低压差稳压装置(10)，其中，包括一控制单元(106)，其包括一控制电路(112)与一开关模块(114)，用以根据该控制电路(112)的多个控制信号(SG1‑SG6)，控制该开关模块(114)的导通；以及一输出晶体管模块(108)，其耦接至该控制单元(106)，该输出晶体管模块(108)包括一第一晶体管单元(M1)及一第二晶体管单元(M2)，用以根据该开关模块(114)的导通，提供一输出电流(IL)至一输出端；其中，根据该控制电路(112)所控制的该开关模块(114)的导通状态，以一掉电模式、一软启动模式及一正常启动模式提供不同电流量的该输出电流(IL)至该输出端。该低压差稳压装置具有可连续且稳定地输出电压(VOUT)至后级电路，并且具有电路面积小以及简单的优点。

Description

低压差稳压装置 技术领域

本专利申请涉及一种低压差稳压装置，尤其涉及一种可以简单电路来提供稳定电压的低压差稳压装置。

背景技术

随着科技的发展与进步，移动电话、数字相机、平板计算机、笔记本电脑等移动电子装置已经成为了人们生活中不可或缺的工具。为了节省电子装置耗电量，具有提供稳定输出电压的能力线性稳压器被广泛地应用于各种携带式电子产品，其中由于低压差线性稳压器(Low Drop－Out Voltage Regulator，LDO Regulator)的输出电压可以非常地接近输入电压而广受采用。然而，由于现行的低压差稳压装置往往以相位操作的方式运作，造成电路的复杂性高以及电路面积较大，而不利于应用于体积较小的电子装置中。

因此，如何提供一种稳定地提供输出电压至后级电路，并且具有复杂度较低、体积较小电路优点的低压差稳压装置，也就成为业界所努力的目标之一。

发明内容

因此，本专利申请部分实施例的主要目的即在于提供一种复杂度较低、体积较小电路，并且稳定地提供输出电压至后级电路的低压差稳压装置。

为了解决上述技术问题，本专利申请部分实施例提供了一种低压差稳压装置，其中，包括一控制单元，包括一控制电路与一开关模块，用以根据所述控制电路的多个控制信号，控制所述开关模块的导通；以及一输出晶体管模块， 其耦接至所述控制单元，所述输出晶体管模块包括一第一晶体管单元及一第二晶体管单元，用以根据所述开关模块的导通，提供一输出电流至一输出端；其中，根据所述控制电路所控制的所述开关模块的导通状态，以一掉电模式、一软启动模式及一正常启动模式提供不同电流量的所述输出电流至所述输出端。

例如，所述低压差稳压装置包括有一电压源模块，用以产生多个参考电压信号，其中所述参考电压信号包括一第一参考电压信号；以及一放大器，耦接至所述电压源模块，用以接收所述第一参考电压信号与一反馈电压信号，以产生一输出控制信号。

例如，所述低压差稳压装置进一步包括一电阻电路，耦接至所述放大器与所述输出晶体管模块的所述输出端，用以根据所述输出电流所对应的一分压产生所述反馈电压信号。

例如，所述电压源模块包括一第一参考电压源及一第二参考电压源，其中所述电压源模块根据所述第一电压源产生所述第一参考电压信号，以及根据一第一电阻、一第二电阻及所述第二电压源产生一第二参考电压信号。

例如，所述放大器的一电源输入端连接至所述低压差稳压装置的所述输出端。

例如，所述第一晶体管单元和/或所述第二晶体管单元为金属氧化物半导体场效应管。

例如，所述多个控制信号包括第一控制信号、一第二控制信号和第三控制信号，通过所述第一控制信号、一第二控制信号和第三控制信号其中之一或者两个及以上的组合控制所述低压差稳压装置处于所述掉电模式、所述软启动模式或所述正常启动模式。

例如，当所述第一控制信号为一第一逻辑准位时，所述低压差稳压装置进入所述掉电模式，并且将一浮动电压源的电压预充至所述第二参考电压信号的电压。

例如，当所述第一控制信号为一第二逻辑准位时，由所述浮动电压源驱 动所述第一晶体管单元及所述第二晶体管单元。

例如，当所述第一控制信号为所述第二逻辑准位及所述第二控制信号为所述第一逻辑准位时，所述低压差稳压装置进入所述软启动模式，用以关闭所述第一晶体管单元并驱动所述第二晶体管单元，以降低启动时的一浪涌电流。

例如，当所述第一控制信号为所述第二逻辑准位及所述第二控制信号为所述第二逻辑准位时，所述低压差稳压装置进入所述正常启动模式，用以驱动所述第一晶体管单元及所述第二晶体管单元，以获得较大的所述输出电流。

例如，所述软启动模式的所述输出电压具有一第一收敛时间，所述正常启动模式的所述输出电压具有一第二收敛时间；其中，所述第一收敛时间大于所述第二收敛时间。

例如，当所述第一控制信号为所述第一逻辑准位及所述第三控制信号为所述第一逻辑准位时，所述低压差稳压装置进入所述掉电模式，用以关闭所述第一晶体管及所述第二晶体管，以降低所述低压差稳压装置的一输出电压至一接地电位。

例如，当所述第一控制信号为所述第一逻辑准位及所述第三控制信号为所述第二逻辑准位时，以所述第二参考电压信号驱动所述第一晶体管及所述第二晶体管，以降低所述低压差稳压装置的所述输出电压。

例如，所述第一晶体管单元具有一第一栅极宽度，所述第二晶体管单元具有一第二栅极宽度；其中所述第一栅极宽度大于所述第二栅极宽度。

本专利申请提供的低压差稳压装置具有可连续且稳定地输出电压至后级电路，并且电路面积小以及简单的优点。

附图说明

图1为本专利申请部分实施例的一低压差稳压装置的示意图。

图2为本专利申请部分实施例的一控制单元的示意图。

图3为本专利申请部分实施例的低压差稳压装置的一信号时序图的示意 图。

图4为本专利申请部分实施例的低压差稳压装置的另一信号时序图的示意图。

具体实施方式

为了使本专利申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利申请，并不用于限定本专利申请。

请参考图1，图1为本专利申请部分实施例的一低压差稳压装置10的示意图。低压差稳压装置10包括有一电压源模块102、一放大器104、一控制单元106、一输出晶体管模块108及一电阻电路110。电压源模块102包括多个参考电压源，在本实施例中，电压源模块102根据参考电压源V1及V2来产生参考电压信号VREF1、VREF2，其中，参考电压信号VREF2通过参考电压源V2以及连接在参考电压源V2两端的分压电阻R1及R2分压所产生，参考电压信号VREF1可以由参考电压源V1产生。

放大器104耦接至电压源模块102，用以接收参考电压信号VREF1及一反馈电压信号VFB，以产生一输出控制信号OPVO。请一并参考图2，图2为低压差稳压装置10的控制单元106的示意图。控制单元106包括一控制电路112与一开关模块114，耦接至一浮动电压源VF与电压源模块102，用以根据控制电路112的多个控制信号，以控制开关模块114的导通，其中浮动电压源VF可为一存储电容单元C1。输出晶体管模块108包括一第一晶体管单元M1及一第二晶体管单元M2，其皆耦接至控制单元106，用以根据控制单元106的开关模块114的导通来决定本身的导通程度，并且决定通过输出晶体管模块108的电流量，提供一输出电流(即负载电流)IL至低压差稳压装置10的输出端，供后级电路使用，输出电流IL通过一负载Cload形成一输出电压VOUT。电阻电路110耦接至放大器104与输出晶体管模块108，反馈电压信号VFB是根据 输出电流IL所对应的输出电压VOUT通过电阻R3、R4的分压所产生，并且反馈电压信号VFB是回馈至放大器104的反相输入端(”-”)，其中参考电压信号VREF1是被输入至放大器104的同相输入端(”+”)。

由于现行的低压差稳压装置往往是利用相位操作的特性，来提供稳定的输出电压至输出端，然而却导致电路的复杂度较高以及电路面积过大。在此实施例中，根据控制电路112所控制开关模块114的导通，使得低压差稳压装置10以电路较简单的控制电路112以及开关模块114以一掉电模式、一软启动模式及一正常启动模式提供低压差稳压装置10维持稳定的输出电流IL。详细来说，控制单元106根据控制电路112的一第一控制信号RESET、一第二控制信号SS_LDO及一第三控制信号NCTRL_LDO来产生相对应于开关组件SW1、SW2、SW3、SW4、SW5及SW6的控制信号SG1、SG2、SG3、SG4、SG5、SG6，以控制开关模块114的导通，进而决定输出晶体管模块108的电流量。其中，开关组件SW1、SW2、SW3、SW4、SW5及SW6可以为任何类型的开关，只要是能用于半导体基板上的集成组件，皆可作为开关组件而不限于此。举例来说，当开关组件SW3形成短路导通连接时，第一晶体管单元M1的栅极端M1G为逻辑0；而当开关组件SW2及开关组件SW6被短路连接时,第二晶体管单元M2的栅极端M2G为逻辑1。值得注意的是，放大器104的电源输入端op_pwr是由低压差稳压装置10的输出端VOUT供给，而不是一外部电源VDDA_PWR供给，如此一来，可改善现行的低压差稳压装置的电源抑制(Power supply rejection)的优点。

关于低压差稳压装置10的工作原理请搭配参阅图1、图2及图3。图3为本专利申请部分实施例的低压差稳压装置10的一信号时序图的示意图。在实际运行中，当第一控制信号RESET为逻辑1时，低压差稳压装置10进入掉电模式(Power down mode)，存储电容单元C1通过开关组件SW1及开关组件SW2 进入预充电(Pre-charge)模式，此时控制信号SG1及SG2分别是逻辑1与逻辑0而均导通，使存储电容单元C1的跨压预充至参考电压信号VREF2的电位。值得注意的是，由于参考电压信号VREF2为自参考电压源V2通过电阻R1及R2分压而来，可避免当开关模块114导通时浮动电压源VF过高而产生的可靠性问题。

而当第一控制信号RESET为逻辑0时，低压差稳压装置10处于其活动(active)状态，必须提供输出电压VOUT到外部电路负载，此时开关组件SW1和SW2被开路。在这种情况下，于掉电模式下被充电到参考电压信号VREF2电位的存储电容单元C1，提供了一电压VC1迭加到放大器104的输出控制信号OPVO，形成浮动电压源VF以驱动第一晶体管单元M1及第二晶体管单元M2的栅极端M1G及M2G，并且通过反馈回路的控制而维持其输出电压VOUT。在低压差稳压装置10处于活动状态的期间，存储电容单元C1将因为在浮动电压源VF所在的节点的漏电流而逐渐放电，存储电容单元C1的电压VC1将以相应的速度下降，并且通过衡量最大漏电流和选择适当的电容量，以保持足够高的浮动电压源VF值，使低压差稳压装置10能正常维持它的输出电压。

在此实施例中，第一晶体管单元M1及第二晶体管单元M2可以为n型金属氧化物半导体场效应管(nMOS)，其中第一晶体管单元M1的宽度大于第二晶体管单元M2的宽度，因此第一晶体管单元M1可作为主要的驱动晶体单元，而第二晶体管单元M2为次要的驱动晶体单元。

一般来说，低压差稳压装置10于上电时，会使用软启动(Soft-startup)模式，以避免过大的浪涌电流而发生可靠性问题。因此，当第一控制信号RESET为逻辑0及第二控制信号SS_LDO为逻辑1时，低压差稳压装置10会进入软启动模式，控制信号SG3及SG4皆为逻辑1、控制信号SG5及SG6皆为逻辑 0、开关组件SW4和SW5开路，开关组件SW3和SW6短路连接。此时，第一晶体管单元M1的栅极端M1G得AVSS(0V)接地电位，第一晶体管单元M1被关掉，而第二晶体管单元M2的栅极端M2G得浮动电压源VF的电位。因此，通过驱动较小的第二晶体管单元M2，而降低启动时的浪涌电流。值得注意的是，在软启动模式的情况下，由于仅有第二晶体管单元M2被驱动(第一晶体管单元M1的栅极端M1G电位为0V)，因此，低压差稳压装置10的输出电压VOUT的收敛时间TS1会需要较长的时间。

当第一控制信号RESET及第二控制信号SS_LDO均为逻辑0时，低压差稳压装置10会处于正常启动模式。此时，控制信号SG3、SG4、SG5及SG6均为逻辑0、开关组件SW3和SW5被开路、开关组件SW4和SW6被短路连接，使得第一晶体管单元M1的栅极端M1G及第二晶体管单元M2的栅极端M2G得浮动电压源VF的电位。因此，通过驱动第一晶体管单元M1及第二晶体管单元M2，低压差稳压装置10可输出较大的输出电流IL。值得注意的是，在正常启动模式的情况下，由于第一晶体管单元M1及第二晶体管单元M2皆被驱动，因此，低压差稳压装置10的输出电压VOUT的收敛时间TS2较于软启动模式的收敛时间TS1短(即TS2<TS1)。

再者，当第一控制信号RESET为逻辑1时，低压差稳压装置10处于掉电模式时，可以第三控制信号NCTRL_LDO来选择第一晶体管单元M1及第二晶体管单元M2的栅极端M1G及M2G是连接于浮动电压源VF的电位或是AVSS(0V)接地电位。也就是说，当第一控制信号RESET为逻辑1及第三控制信号NCTRL_LDO为逻辑1，此时控制信号SG3、SG4、SG5及SG6都是逻辑1、开关组件SW4和SW6被开路、开关组件SW3和SW5被短路连接，使第一晶体管单元M1的栅极端M1G及第二晶体管单元M2的栅极端M2G得AVSS(0V)接地电位，此时，第一晶体管单元M1及第二晶体管单元M2被 关掉，使低压差稳压装置10的输出电压VOUT逐渐降低至AVSS(0V)接地电位。

另一方面，当第一控制信号RESET为逻辑1时及第三控制信号NCTRL_LDO为逻辑0时，控制信号SG3、SG4、SG5及SG6都是逻辑0、开关组件SW4和SW6被短路连接、开关组件SW3和SW5被开路，使第一晶体管单元M1的栅极端M1G及第二晶体管单元M2的栅极端M2G得浮动电压源VF(此时为VREF2)电位。如此一来，通过较低的参考电压信号VREF2驱动第一晶体管单元M1及第二晶体管单元M2，使得低压差稳压装置10的输出电压VOUT降低至另一个较低的电位。

除此之外，请参考图4，图4为本专利申请部分实施例的低压差稳压装置10的另一信号时序图的示意图。与图3不同的地方在于，图4所示的信号时序图为第三控制信号NCTRL_LDO为逻辑0时的信号时序图。值得注意的是，当第三控制信号NCTRL_LDO为逻辑0，低压差稳压装置10于掉电模式时，第一晶体管单元M1的栅极端M1G及第二晶体管单元M2的栅极端M2G得浮动电压源VF的电位，此时，低压差稳压装置10可进行预充输出，以供应输出电压VOUT较低的输出准位，并且于低压差稳压装置10开启时减少反应的时间。

需注意的是，前述实施例是用以说明本专利申请的概念，本领域技术人员可据以做不同的修饰，而不限于此。举例来说，晶体管模块除了可以nMOS实现之外，也可以p型金属氧化物半导体场效应管(pMOS)实现，或者以不同的控制信号来控制不同的开关，均属本专利申请的范畴。

综上所述，本专利申请提供的低压差稳压装置除了具有电路简单以及电路面积小的优点，也可提供稳定地输出电压至后级电路。

以上所述仅为本专利申请的较佳实施例而已，并不用以限制本专利申请，凡在本专利申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包括在本专利申请的保护范围之内。

Claims (15)

1. 一种低压差稳压装置，包括：

   一控制单元，其包括一控制电路与一开关模块，用以根据所述控制电路的多个控制信号，控制所述开关模块的导通；以及

   一输出晶体管模块，其耦接至所述控制单元，所述输出晶体管模块包括一第一晶体管单元及一第二晶体管单元，用以根据所述开关模块的导通，提供一输出电流至一输出端；

   其中，根据所述控制电路所控制的所述开关模块的导通状态，以一掉电模式、一软启动模式及一正常启动模式提供不同电流量的所述输出电流至所述输出端。
2. 如权利要求1所述的低压差稳压装置，其中，所述低压差稳压装置包括：

   一电压源模块，用以产生多个参考电压信号，其中所述参考电压信号包括一第一参考电压信号；以及

   一放大器，耦接至所述电压源模块，用以接收所述第一参考电压信号与一反馈电压信号，以产生一输出控制信号。
3. 如权利要求2所述的低压差稳压装置，其中，所述低压差稳压装置进一步包括：

   一电阻电路，耦接至所述放大器与所述输出晶体管模块的所述输出端，用以根据所述输出电流所对应的一分压产生所述反馈电压信号。
4. 如权利要求2所述的低压差稳压装置，其中，所述电压源模块包括一第一参考电压源及一第二参考电压源，其中所述电压源模块根据所述第一电压源产生所述第一参考电压信号，以及根据一第一电阻、一第二电阻及所述第二电压源产生一第二参考电压信号。
5. 如权利要求2所述的低压差稳压装置，其中，所述放大器的一电源输入端连接至所述低压差稳压装置的所述输出端。
6. 如权利要求1所述的低压差稳压装置，其中，所述第一晶体管单元和/或所述第二晶体管单元为金属氧化物半导体场效应管。
7. 如权利要求1所述的低压差稳压装置，其中，所述多个控制信号包括第一控制信号、一第二控制信号和第三控制信号，通过所述第一控制信号、一第二控制信号和第三控制信号其中之一或者两个及以上的组合控制所述低压差稳压装置处于所述掉电模式、所述软启动模式或所述正常启动模式。
8. 如权利要求7所述的低压差稳压装置，其中，当所述第一控制信号为一第一逻辑准位时，所述低压差稳压装置进入所述掉电模式，并且将一浮动电压源的电压预充至所述第二参考电压信号的电压。
9. 如权利要求7所述的低压差稳压装置，其中，当所述第一控制信号为一第二逻辑准位时，由所述浮动电压源驱动所述第一晶体管单元及所述第二晶体管单元。
10. 如权利要求7所述的低压差稳压装置，其中，当所述第一控制信号为所述第二逻辑准位及所述第二控制信号为所述第一逻辑准位时，所述低压差稳压装置进入所述软启动模式，用以关闭所述第一晶体管单元并驱动所述第二晶体管单元，以降低启动时的一浪涌电流。
11. 如权利要求7所述的低压差稳压装置，其中，当所述第一控制信号为所述第二逻辑准位及所述第二控制信号为所述第二逻辑准位时，所述低压差稳 压装置进入所述正常启动模式，用以驱动所述第一晶体管单元及所述第二晶体管单元，以获得较大的所述输出电流。
12. 如权利要求10或11所述的低压差稳压装置，其中，所述软启动模式的所述输出电压具有一第一收敛时间，所述正常启动模式的所述输出电压具有一第二收敛时间；其中，所述第一收敛时间大于所述第二收敛时间。
13. 如权利要求7所述的低压差稳压装置，其中，当所述第一控制信号为所述第一逻辑准位及所述第三控制信号为所述第一逻辑准位时，所述低压差稳压装置进入所述掉电模式，用以关闭所述第一晶体管及所述第二晶体管，以降低所述低压差稳压装置的一输出电压至一接地电位。
14. 如权利要求7所述的低压差稳压装置，其中，当所述第一控制信号为所述第一逻辑准位及所述第三控制信号为所述第二逻辑准位时，以所述第二参考电压信号驱动所述第一晶体管及所述第二晶体管，以降低所述低压差稳压装置的所述输出电压。
15. 如权利要求1-14中任一项所述的低压差稳压装置，其中，所述第一晶体管单元具有一第一栅极宽度，所述第二晶体管单元具有一第二栅极宽度；其中所述第一栅极宽度大于所述第二栅极宽度。