CN108475662A - 半导体集成电路及其控制方法 - Google Patents

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Abstract

本发明技术涉及一种利用低电压操作并且能够防止保护电路的破坏的半导体集成电路及其控制方法。半导体集成电路包括串联连接在电源线与接地线之间的电阻元件和电容元件、输入端连接在电阻元件与电容元件之间的反相器、栅电极连接至反相器的输出端并且漏电极和源电极分别连接至电源线和接地线的MOS晶体管、以及***在MOS晶体管形成于其中的阱区与栅电极之间的电流限制元件。本发明技术应用于，例如，用于防止由ESD等造成的内部电路的破坏的保护电路。

Description

半导体集成电路及其控制方法
技术领域
本发明技术涉及一种半导体集成电路及其控制方法，并且更具体地，涉及一种利用低电压操作并且能够防止保护电路的破坏的半导体集成电路及其控制方法。
背景技术
作为静电放电(ESD)保护电路，广泛使用了RC触发器电源钳位MOS(RC triggerpower clamp MOS)。RC触发器电源钳位MOS具有串联连接在电源线与接地线之间的电阻元件和电容元件、输入端连接在电阻元件与电容元件之间的CMOS反相器，以及作为钳位MOS的N-沟道MOSFET。钳位MOS的栅极连接至CMOS反相器的输出端，并且漏极和源极分别连接至电源线和接地线。
在RC触发器电源钳位MOS中，当ESD冲击电流进入RC触发器电源钳位MOS时，CMOS反相器的输入时间延迟根据电阻元件和电容元件的时间常数发生，CMOS反相器的输出变高，并且钳位MOS的沟道转变为ON。接着，漏极与源极之间的ESD冲击电流可在电源与地之间流动。在ESD冲击电流不进入的状态中，施加于电源线的电压使CMOS反相器的输出变低并且关闭钳位MOS。
在RC触发器电源钳位MOS中，当ESD冲击电流进入时，在保护元件中生成的钳位电压越小，施加于内部电流的电压可被减小得越多。因此，期望较小的钳位电压指数。为了减小钳位电压，优选的是使MOS的栅极长度微型化并增大W尺寸以增加电源钳位MOS的驱动电流。然而，为了使栅极长度微型化并增大W尺寸，导致正常操作而不是ESD操作中的掉电泄漏(off-leak)。由于掉电泄漏增加电路备用时的电流消耗，因此钳位电压的减小和电流消耗具有抵换关系。
例如，专利文档1已经提出了其中向电源钳位MOS的栅极电势和阱电势供应CMOS反相器的输出的结构，作为用于在不增大面积的情况下增加ESD放电容量的技术。通过将CMOS反相器输出供应至阱电势并增大衬底电势，有利于电源钳位MOS的寄生双极操作，并且增大了ESD放电容量。
引用列表
专利文档
专利文档1：未审查的日本专利申请2006-121007
发明内容
本发明拟解决的问题
然而，如专利文档1中所公开，在将CMOS反相器的输出作为信号传输至电源钳位MOS的栅极电势和阱电势的情况下，所担心的是通过ESD冲击电流的电流路径流动到CMOS反相器的PFET中的电流负载增大并且电源钳位MOS的栅极电势不升高。
更具体地讲，由于CMOS反相器被形成为具有用以驱动电源钳位MOS的尺寸，因此CMOS反相器不像电源钳位MOS那样大。因此，在CMOS反相器和电源钳位MOS并联连接的情况下，所担心的是通过ESD冲击电流的电流路径流动到CMOS反相器的PFET中的电流负载增大并且CMOS反相器的PFET首先被ESD破坏。
此外，当电源钳位MOS的阱和源极连接时，由于在阱与源极之间形成正向二极管，因此电压被固定为二极管电压。这可能是电源钳位MOS的栅极电势不升高的原因。如果栅极电势不升高，那么沟道电流不显著流动。因此，放电容量降低。
本发明技术鉴于这种情况作出。本发明技术的目的是利用低电压操作并且防止保护电路的破坏。
问题的解决方案
根据本发明技术的一个方面的一种半导体集成电路包括串联连接在电源线与接地线之间的电阻元件和电容元件、输入端连接在电阻元件与电容元件之间的反相器、栅电极连接至反相器的输出端并且漏电极和源电极分别连接至电源线和接地线的MOS晶体管、以及***在MOS晶体管形成于其中的阱区与栅电极之间的电流限制元件。
在根据本发明技术的一个方面的半导体集成电路的一种控制方法中，构成半导体集成电路的电流限制元件限制流动到反相器中的电流并且增大阱区中的电势以加速MOS晶体管的ON操作，所述半导体集成电路包括串联连接在电源线与接地线之间的电阻元件和电容元件、输入端连接在电阻元件与电容元件之间的反相器、栅电极连接至反相器的输出端并且漏电极和源电极分别连接至电源线和接地线的MOS晶体管、以及***在MOS晶体管形成于其中的阱区与栅电极之间的电流限制元件。
在本发明技术的一个方面，在半导体集成电路的电流限制元件中，流动到反相器中的电流被限制并且阱区中的电势增大以加速MOS晶体管的ON操作，所述半导体集成电路包括串联连接在电源线与接地线之间的电阻元件和电容元件、输入端连接在电阻元件与电容元件之间的反相器、栅电极连接至反相器的输出端并且漏电极和源电极分别连接至电源线和接地线的MOS晶体管、以及***在MOS晶体管形成于其中的阱区与栅电极之间的电流限制元件。
此外，半导体集成电路可以是独立装置或可以是形成单个装置的内部块。
本发明的有益效果如下：
根据本发明技术的一个方面，可以利用低电压操作并且防止保护电路的破坏。
应注意，本文所述的效果不必须是限制性的并且效果可以是本公开所述的任何效果。
附图说明
图1为ESD保护电路的第一实施例的电路图。
图2为用以描述ESD冲击电流的路径的图。
图3为由***电阻元件造成的效果的检查结果的图。
图4为用以描述根据第一实施例的电源钳位MOS的阱的ESD响应特征的图。
图5为ESD保护电路的第二实施例的电路图。
图6为用以描述根据第二实施例的电源钳位MOS的阱的ESD响应特征的图。
图7为ESD保护电路的第三实施例的电路图。
图8为用以描述根据第三实施例的电源钳位MOS的阱的ESD响应特征的图。
图9为根据ESD保护电路的第一实施例的第一结构示例的图。
图10为根据ESD保护电路的第一实施例的第二结构示例的图。
图11为根据ESD保护电路的第一实施例的第三结构示例的图。
图12为根据ESD保护电路的第二实施例的结构示例的图。
图13为根据ESD保护电路的第三实施例的结构示例的图。
具体实施方式
下文将描述用于执行本发明技术的实施例(下文称为实施例)。应注意，将按照以下顺序进行描述。
1.ESD保护电路的第一实施例(其中电流限制元件为电阻元件的配置示例)
2.ESD保护电路的第二实施例(其中电流限制元件为电容元件的配置示例)
3.ESD保护电路的第三实施例(其中电流限制元件为电阻元件和电容元件的配置示例)
4.根据第一至第三实施例的结构示例
<1.ESD保护电路的第一实施例>
图1为ESD保护电路的第一实施例的电路图。
图1所示的ESD保护电路1是半导体集成电路，其防止由静电放电(ESD)造成的内部电路(未示出)的破坏。ESD保护电路1包括电阻元件21、电容元件22、CMOS反相器23、电源钳位MOS 24、以及电阻元件25，并且被称为RC触发器电源钳位MOS。
电阻元件21和电容元件22串联连接并且***在电源线31与接地线32之间。CMOS反相器23包括P-沟道MOSFET(下文称为PFET)33和N-沟道MOSFET(下文称为NFET)34。电阻元件21与电容元件22之间的连接点是输入端，并且输出端连接至电源钳位MOS 24的栅电极。此外，CMOS反相器23的输出端还通过电阻元件25连接至电源钳位MOS 24形成于其中的阱区。电源钳位MOS 24的漏电极连接至电源线31，并且源电极连接至接地线32。应注意，在以下描述中，为了简化描述，栅电极、源电极、漏电极以及阱区简单且代表性地称为栅极、源极、漏极和阱。
RC触发器的电阻元件21包括，例如，使用多晶硅栅电极的多晶硅电阻器或诸如MOSFET的电阻元件。电阻元件21的电阻值被设定为，例如，若干MΩ等，并且可根据元件的尺寸调整。RC触发器的电容元件22包括，例如，MOS电容器或在布线层之间的平行平板。电容元件22的电容值根据元件的尺寸调整为，例如，若干pF等。由于流过ESD冲击电流的参考时间可通过假定为ESD冲击电流的模型发现，例如，在预期人体模型(HBM)的情况下，利用约1μsec等的参考调整RC时间常数，并且设计电阻元件21的电阻值和电容元件22的电容值。例如，如果1MΩ的电阻元件21和1pF的电容元件22用于RC时间常数，流过ESD冲击电流的时间设定为R×C＝1M(Ω)×1p(F)＝1μ(sec)。另一方面，***在电源钳位MOS 24的栅极与阱之间的电阻元件25具有被设定为约若干千Ω的电阻值，使用例如多晶硅栅电极。
在电源钳位MOS 24打开并且ESD冲击电流通过沟道电流流动之前的状态中，ESD冲击电流沿图2中的虚线所指出的路径流动。由于CMOS反相器23被形成为具有用以驱动电源钳位MOS 24的尺寸，因此CMOS反相器23不像电源钳位MOS 24那样大。因此，所担心的是，为电源钳位MOS 24的驱动电路的CMOS反相器23的PFET 33首先被ESD破坏。
然而，根据第一实施例的ESD保护电路1，通过将电阻元件25***电源钳位MOS 24的栅极与阱之间，减少了流动到CMOS反相器23的PFET 33中的电流。因此，可以防止CMOS反相器23的PFET 33首先被ESD破坏。
此外，通过将电阻元件25***电源钳位MOS 24的栅极与阱之间，电源钳位MOS的栅极电势增加，并且可形成沟道。
图3为由将电阻元件25***电源钳位MOS 24的栅极与阱之间造成的效果的检查结果的图。
如图3左侧所示，在电源钳位MOS 24的栅极和阱不连接的情况下，栅极电压Vg为约2.2V。
如图3中间所示，当电源钳位MOS 24的栅极和阱彼此直接连接时，在从阱至源极的方向上形成正向二极管路径，栅极电压Vg受到二极管电压的钳制。因此，栅极电压Vg固定为约0.9V。
另一方面，如图3右侧所示，如果采用根据第一实施例的ESD保护电路1的配置并且通过将例如1000Ω的电阻元件25***栅极与阱之间而将栅极和阱连接起来，栅极与阱之间发生电势差，并且栅极电压Vg增加至2.1V，其与栅极和阱未连接的初始状态基本上相同。
如上所述，由于通过将电阻元件25***电源钳位MOS 24的栅极与阱之间在栅极与阱之间发生电势差，因此可获得使电源钳位MOS的栅极电势增加并形成沟道的效果。
图4为用以描述根据第一实施例的电源钳位MOS 24的阱的ESD响应特征的图。
根据第一实施例，由于通过图4的A中的虚线指出的电源钳位MOS 24的源极与阱之间的寄生电容Ca、阱与衬底之间的寄生电容Cb、以及电阻元件25形成CR计时器，如图4的B中所示，输入至电源钳位MOS 24的阱的电流增加，并且具有来自CMOS反相器23的输出电流的一定延迟。
电流供应至电源钳位MOS 24的阱，并且阱的电势升高。因此，通过衬底偏置效应降低电源钳位MOS 24的操作起始电压，并且可降低起始ESD操作时的电压。因此，可实现低电压保护。此外，阱电势的增加有利于寄生双极晶体管的ON操作，并且寄生双极晶体管的ON操作和电源钳位MOS 24的沟道操作可加速向接地线32供应高电压的操作(钳制操作)。
此外，通过同时向电源钳位MOS 24的栅极和阱供应CMOS反相器23的输出，不必须相比于针对栅极和阱单独制备的反相器的情况增大电路面积。
<2.ESD保护电路的第二实施例>
图5为ESD保护电路的第二实施例的电路图。
应注意，在图5中，与图1所示的第一实施例中的那些相同的部件用相同的附图标号表示，并且将省略其描述。
第二实施例与第一实施例的不同之处在于在第一实施例中***电源钳位MOS 24的栅极与阱之间的电阻元件25替换为电容元件26。电容元件26可包括，例如，MOS电容器。如果电容元件26被形成为具有约0.01pF的电容值，那么可以约10nsec的ESD冲击的升高时间作出响应。
图6为用以描述根据第二实施例的电源钳位MOS 24的阱的ESD响应特征的图。
根据第二实施例，如图6的A中所示，通过串联连接电源钳位MOS 24的源极与阱之间的寄生电容Ca、阱与衬底之间的寄生电容Cb、以及电容元件26降低组合容量。因此，如图4的B中所示，只有当ESD冲击电流进入时，CMOS反相器23的输出电流没有延迟地瞬间输入电源钳位MOS 24的阱，并且阱的电势升高。因此，由于通过CMOS反相器23的通过图2中的虚线指出的电流路径瞬间生成，流动到CMOS反相器23的PFET 33中的电流减少，并且可防止CMOS反相器23的PFET 33上的ESD破坏。
换句话讲，在第一实施例中，通过限制电流防止了由于ESD冲击电流的电流集中造成的PFET 33的热破坏。而在第二实施例中，通过在时间上限制电流流动时间而防止了PFET33的热破坏。
此外，通过在早期使阱的电势升高，可快速打开寄生双极晶体管。因此，可预期加速效应。在ON操作之后，寄生双极晶体管持续执行自操作。因此，足以在开始时供应电流。
<3.ESD保护电路的第三实施例>
图7为ESD保护电路的第三实施例的电路图。
应注意，在图7中，与第一实施例和第二实施例中的那些相同的部件用相同的附图标号表示，并且将省略其描述。
在第三实施例中，第一实施例中的电阻元件25和第二实施例中的电容元件26并联***在电源钳位MOS 24的栅极与阱之间。
图8为用以描述根据第三实施例的电源钳位MOS 24的阱的ESD响应特征的图。
通过将电阻元件25和电容元件26并联***电源钳位MOS 24的栅极与阱之间，同时通过电源钳位MOS 24的源极与阱之间的寄生电容Ca和阱与衬底之间的寄生电容Cb以及电容元件26的串联连接降低组合容量，电流持续流动通过电阻元件25。电源钳位MOS 24的阱输入电流相对于CMOS反相器23的输出电流的延迟小于在仅提供电阻元件25的情况下的延迟。
根据第三实施例，组合了上述第一实施例和第二实施例的特征。因此，可以减少流动到CMOS反相器23的PFET 33中的电流并且防止CMOS反相器23的PFET 33上的ESD破坏。此外，由于早期升高阱电势，通过衬底偏置效应降低电源钳位MOS 24的操作起始电压，并且可降低起始ESD操作时的电压。因此，可实现低电压保护。
<4.根据第一至第三实施例的结构示例>
接下来，将描述用于实现第一至第三实施例的电源钳位MOS 24、电阻元件25以及电容元件26的结构。
<4.1根据第一实施例的第一结构示例>
图9为根据图1所示的ESD保护电路1的第一实施例的电源钳位MOS 24和电阻元件25的第一结构示例的图。
如图9的A和B所示，在半导体衬底的阱区111中，形成电源钳位MOS24的源极区121和漏极区122。阱区111包括p-型杂质区，并且源极区121和漏极区122包括N-型杂质区。
在电源钳位MOS 24的源极区121与漏极区122之间的衬底上，通过栅极绝缘膜123形成电源钳位MOS 24的栅电极124。栅极绝缘膜123包括，例如，氧化膜，并且栅电极124包括，例如，多晶硅。
两个接触部分125和126形成于具有矩形平面区域的栅电极124的上部部分上，并且一个接触部分125连接至CMOS反相器23的输出端。另一个接触部分126连接至阱区111。绝缘层127形成于接触部分126所连接的阱区111与源极区121之间。接触部分125和126包括例如Cu、Al的金属线。
在图9的A中，示出一个结构，其中连接至CMOS反相器23的输出端的接触部分125和连接至阱区111的接触部分126沿具有矩形平面区域的栅电极124的纵向被布置在两个端部。在图9的B中，示出一个结构，其中接触部分125和126沿栅电极124的短边方向被布置在两个端部。
利用以上结构，从接触部分125输入的CMOS反相器23的输出电流从栅电极124的一个端部流动至另一个端部，并且到达接触部分126，并且接着，从接触部分126供应至阱区111。因此，电源钳位MOS 24的栅电极124(的电阻部件)用作***在电源钳位MOS 24的栅极与阱之间的电阻元件25。在接触部分125和126如图9的A中所示沿纵向布置的情况下，可实现例如约若干Ω的薄层电阻。在接触部分125和126如图9的B中所示沿短边方向布置的情况下，可实现例如约1Ω的薄层电阻。
<4.2根据第一实施例的第二结构示例>
图10为根据图1所示的ESD保护电路1的第一实施例的电源钳位MOS24和电阻元件25的第二结构示例的图。
在图10的第二结构示例中，通过在图9的A所示的第一结构示例的电源钳位MOS 24的栅电极124上进一步提供硅化物阻挡件(silicide block)141来形成高电阻电阻元件25。通过提供硅化物阻挡件141，可实现约几十Ω的薄层电阻。与其中未提供硅化物阻挡件141的图9的A所示的结构相比，可实现约十倍的薄层电阻。
应注意，尽管未示出，在如图9的B中所示接触部分125和126沿短边方向布置的结构中，可在栅电极124上进一步提供硅化物阻挡件141。
<4.3根据第一实施例的第三结构示例>
图11为根据图1所示的ESD保护电路1的第一实施例的电源钳位MOS24和电阻元件25的第三结构示例的图。
在第一和第二结构示例中，具有矩形平面区域的栅电极124的一个端部(接触部分125)为电流输入单元，并且另一个端部(接触部分126)为电流输出单元。因此，电流在栅电极124的表面中变得不均匀。
因此，在第三结构示例中，如图11所示，在具有矩形平面区域的栅电极124的两个端部形成两个接触部分125-1和125-2，并且通过两个接触部分125-1和125-2供应CMOS反相器23的输出。此外，在靠近栅电极124的中心的位置处形成另一个接触部分126，其为接触部分125-1与125-2之间的中间部分，并且栅电极124和阱区111通过接触部分126彼此连接。利用此结构，可以有利于栅电极124的端部部分(在这里急速返回操作不太可能发生)中的急速返回(snapback)操作，并且可防止栅电极124的表面中的电流不均匀性。
图11的A示出一个示例，其中接触部分125-1和125-2以及接触部分126被形成以便关于其中电源钳位MOS 24的栅电极124(的电阻部件)用作图9的A中所示的电阻元件25的结构改善栅电极124的表面中的电流不均匀性。
图11的B示出一个示例，其中接触部分125-1和125-2以及接触部分126被形成以便关于其中在电源钳位MOS 24的栅电极124上形成硅化物阻挡件141并且用作图10所示的电阻元件25的结构改善栅电极124的表面中的电流不均匀性。在此示例中，硅化物阻挡件141布置在接触部分125-1与接触部分126之间以及接触部分125-2与接触部分126之间。
<4.4根据第二实施例的结构示例>
图12为根据图5所示的ESD保护电路1的第二实施例的电源钳位MOS24和电容元件26的结构示例的图。
在图12中的结构示例中，电源钳位MOS 24的结构类似于根据第一实施例的第一至第三结构示例的那些。也就是说，电源钳位MOS 24的源极区121和漏极区122形成于半导体衬底的阱区111中，并且电源钳位MOS 24的栅电极124通过栅极绝缘膜123形成于源极区121与漏极区122之间的衬底上。
接着，在图12中的结构示例中，形成作为ESD保护电路1的第二实施例中所包括的电容元件26的MOS电容器的栅电极161和栅极绝缘膜162形成于电源钳位MOS 24的相对侧上并且在其间提供绝缘层127。与阱区111一起形成MOS电容器的栅电极161和栅极绝缘膜162可通过使用与电源钳位MOS 24的栅电极124和栅极绝缘膜123的那些相同的材料和相同的制造方法同时形成。
连接至CMOS反相器23的输出端的接触部分151-1形成于电源钳位MOS24的栅电极124的上表面上，并且连接至CMOS反相器23的输出端的接触部分151-2形成于电容元件26的栅电极161的上表面上。
利用以上结构，可实现根据图5所示的ESD保护电路1的第二实施例的包括电源钳位MOS 24和电容元件26的电路。通过形成所具有的面积与电源钳位MOS 24的栅电极124的面积相等的电容元件26的栅电极161，可将响应的升高时间缩短大约一半。
<4.5根据第三实施例的结构示例>
图13为根据图7所示的ESD保护电路1的第三实施例的电源钳位MOS24、电阻元件25以及电容元件26的结构示例的图。
图13中的结构示例为根据图11的B中所示的第一实施例的第三结构示例和根据图12所示的第二实施例的结构示例的组合。也就是说，在图13中的结构示例中，电源钳位MOS24和电阻元件25与通过硅化物阻挡件141形成电阻元件25的根据第一实施例的第三结构示例类似地形成，并且电容元件26与包括MOS电容器的根据第二实施例的结构示例类似地形成。
连接至CMOS反相器23的输出端的三个接触部分151-1至151-3形成于电源钳位MOS24的栅电极124的上表面上并且被布置在栅电极124的两个端部和靠近中心的位置处。更具体地讲，接触部分151-1和151-3分别形成于在纵向上栅电极124的一个端部和另一个端部，并且接触部分151-2形成于在纵向上靠近栅电极124的中心的位置处。此外，接触部分151-2连接至形成作为电容元件26的MOS电容器的栅电极161。
利用以上结构，可实现根据图7所示的ESD保护电路1的第三实施例的包括电源钳位MOS 24、电阻元件25以及电容元件26的电路。
应注意，在图13中的结构示例中，作为电阻元件25的配置，与图11的B类似地使用其中在电源钳位MOS 24的栅电极124上提供硅化物阻挡件141的配置。然而，可使用与图11的A中的配置类似地仅使用电源钳位MOS 24的栅电极124作为电阻元件25的配置。
<总结>
如上所述，ESD保护电路1包括串联连接在电源线31与接地线32之间的电阻元件21和电容元件22、输入端连接在电阻元件21与电容元件22之间的CMOS反相器23、栅电极连接至CMOS反相器23的输出端并且漏电极和源电极分别连接至电源线31和接地线32的电源钳位MOS(MOS晶体管)24、以及***在电源钳位MOS 24形成于其中的阱区与栅电极之间的电流限制元件。电流限制元件包括电阻元件25和电容元件26中的一个或两者。
通过利用电流限制元件限制流动到CMOS反相器23中的电流并增大阱区的电势，加速了电源钳位MOS 24的ON操作。因此，ESD保护电路1可利用低电压操作并且防止保护电路的破坏。
此处，电阻元件25或电容元件26用作电流限制元件，其通过限制电流防止由ESD冲击电流的电流集中造成的PFET 33的热破坏。电阻元件25限制电流的量，并且电容元件26限制电流流动时间。
在作为电流限制元件包括电阻元件25的情况下，通过向电源钳位MOS 24的阱区施加电势，通过衬底偏置效应降低电源钳位MOS 24的操作起始电压，并且可降低起始ESD操作时的电压。此外，阱电势的增加可有利于寄生双极操作并且增大ESD放电容量。电阻元件25的存在减少流动到CMOS反相器23中的电流并且防止CMOS反相器23在电源钳位MOS 24的破坏之前被破坏。电源钳位MOS 24的栅电极与阱电势之间发生差异，并且栅极电压Vg增大，并形成电源钳位MOS 24的沟道。因此，ESD冲击电流可流动。
在作为电流限制元件包括电容元件26的情况下，当生成ESD冲击时，电容元件26瞬间升高衬底电势。可防止电流持续流动到CMOS反相器23中。由于可获得加速效应，因此可缩短保护操作起始时间。因此，可防止向内部电路施加电压。
本发明技术的实施例不限于以上提及的实施例，并且可在不脱离本发明技术的范围的情况下对它们做出各种改变。
应注意，本文所述的效果仅仅是示例性的且不限于这些效果。可存在除本文所述的那些之外的另外效果。
应注意，本发明技术可具有以下配置。
(1)一种半导体集成电路，其包括：
串联连接在电源线与接地线之间的电阻元件和电容元件；
输入端连接在所述电阻元件与所述电容元件之间的反相器；
栅电极连接至所述反相器的输出端并且漏电极和源电极分别连接至所述电源线和所述接地线的MOS晶体管；以及
***在所述MOS晶体管形成于其中的阱区与所述栅电极之间的电流限制元件。
(2)根据(1)所述的半导体集成电路，其中
所述电流限制元件包括电阻元件。
(3)根据(2)所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件通过所述MOS晶体管的所述栅电极配置。
(4)根据(2)或(3)所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件包括形成于所述MOS晶体管的所述栅电极上的硅化物阻挡件。
(5)根据(2)至(4)中任一项所述的半导体集成电路，其中
所述反相器的所述输出端连接至在所述MOS晶体管的所述栅电极的两个端部处的两个接触部分，并且所述阱区连接至靠近所述MOS晶体管的所述栅电极的中心的接触部分。
(6)根据(1)所述的半导体集成电路，其中
所述电流限制元件包括电容元件。
(7)根据(6)所述的半导体集成电路，其中
作为所述电流限制元件的所述电容元件通过MOS电容器配置。
(8)根据(1)所述的半导体集成电路，其中
所述电流限制元件包括电阻元件和电容元件。
(9)根据(8)所述的半导体集成电路，其中
所述电流限制元件包括并联连接的电阻元件和电容元件。
(10)根据(8)或(9)所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件通过所述MOS晶体管的所述栅电极配置。
(11)根据(8)至(10)中任一项所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件包括形成于所述MOS晶体管的所述栅电极上的硅化物阻挡件。
(12)根据(8)至(11)中任一项所述的半导体集成电路，其中
作为所述电流限制元件的所述电容元件通过MOS电容器配置。
(13)根据(8)至(12)中任一项所述的半导体集成电路，其中
所述反相器的所述输出端连接至设置于所述MOS晶体管的所述栅电极的两个端部和靠近中心的位置处的三个接触部分，所述栅电极的所述两个端部上的所述接触部分直接连接至所述阱区，并且靠近所述栅电极的所述中心的所述接触部分通过作为所述电流限制元件的所述电容元件连接至所述阱区。
(14)一种半导体集成电路的控制方法，其中
所述半导体集成电路包括：
串联连接在电源线与接地线之间的电阻元件和电容元件；
输入端连接在所述电阻元件与所述电容元件之间的反相器；
栅电极连接至所述反相器的输出端并且漏电极和源电极分别连接至所述电源线和所述接地线的MOS晶体管；以及
***在所述MOS晶体管形成于其中的阱区与所述栅电极之间的电流限制元件，并且
所述电流限制元件限制流动到所述反相器中的电流并且增大所述阱区中的电势，以加速所述MOS晶体管的ON操作。
附图标记列表
1 ESD保护电路
21 电阻元件
22 电容元件
23 CMOS反相器
24 电源钳位MOS
25 电阻元件
26 电容元件
31 电源线
32 接地线
33 PFET
34 NFET
111 阱区
121 源极区
122 漏极区
123 栅极绝缘膜
124 栅电极
125 接触部分
141 硅化物阻挡件
151 接触部分。

Claims (14)

1.一种半导体集成电路，其包括：
串联连接在电源线与接地线之间的电阻元件和电容元件；
输入端连接在所述电阻元件与所述电容元件之间的反相器；
栅电极连接至所述反相器的输出端并且漏电极和源电极分别连接至所述电源线和所述接地线的MOS晶体管；以及
***在所述MOS晶体管形成于其中的阱区与所述栅电极之间的电流限制元件。
2.根据权利要求1所述的半导体集成电路，其中
所述电流限制元件包括电阻元件。
3.根据权利要求2所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件通过所述MOS晶体管的所述栅电极配置。
4.根据权利要求2所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件包括形成于所述MOS晶体管的所述栅电极上的硅化物阻挡件。
5.根据权利要求2所述的半导体集成电路，其中
所述反相器的所述输出端连接至在所述MOS晶体管的所述栅电极的两个端部处的两个接触部分，并且所述阱区连接至靠近所述MOS晶体管的所述栅电极的中心的接触部分。
6.根据权利要求1所述的半导体集成电路，其中
所述电流限制元件包括电容元件。
7.根据权利要求6所述的半导体集成电路，其中
作为所述电流限制元件的所述电容元件通过MOS电容器配置。
8.根据权利要求1所述的半导体集成电路，其中
所述电流限制元件包括电阻元件和电容元件。
9.根据权利要求8所述的半导体集成电路，其中
所述电流限制元件包括并联连接的电阻元件和电容元件。
10.根据权利要求8所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件通过所述MOS晶体管的所述栅电极配置。
11.根据权利要求8所述的半导体集成电路，其中
作为所述电流限制元件的所述电阻元件包括形成于所述MOS晶体管的所述栅电极上的硅化物阻挡件。
12.根据权利要求8所述的半导体集成电路，其中
作为所述电流限制元件的所述电容元件通过MOS电容器配置。
13.根据权利要求8所述的半导体集成电路，其中
所述反相器的所述输出端连接至设置于所述MOS晶体管的所述栅电极的两个端部和靠近中心的位置处的三个接触部分，所述栅电极的所述两个端部上的所述接触部分直接连接至所述阱区，并且靠近所述栅电极的所述中心的所述接触部分通过作为所述电流限制元件的所述电容元件连接至所述阱区。
14.一种半导体集成电路的控制方法，其中
所述半导体集成电路包括：
串联连接在电源线与接地线之间的电阻元件和电容元件；
输入端连接在所述电阻元件与所述电容元件之间的反相器；
栅电极连接至所述反相器的输出端并且漏电极和源电极分别连接至所述电源线和所述接地线的MOS晶体管；以及
***在所述MOS晶体管形成于其中的阱区与所述栅电极之间的电流限制元件，并且
所述电流限制元件限制流动到所述反相器中的电流并且增大所述阱区中的电势，以加速所述MOS晶体管的ON操作。
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