CN108463527B - 三维集成层叠电路制造用片及三维集成层叠电路的制造方法 - Google Patents

三维集成层叠电路制造用片及三维集成层叠电路的制造方法 Download PDF

Info

Publication number
CN108463527B
CN108463527B CN201780004484.9A CN201780004484A CN108463527B CN 108463527 B CN108463527 B CN 108463527B CN 201780004484 A CN201780004484 A CN 201780004484A CN 108463527 B CN108463527 B CN 108463527B
Authority
CN
China
Prior art keywords
adhesive layer
laminated circuit
sheet
dimensional integrated
integrated laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780004484.9A
Other languages
English (en)
Other versions
CN108463527A (zh
Inventor
根津裕介
杉野贵志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lintec Corp
Original Assignee
Lintec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lintec Corp filed Critical Lintec Corp
Publication of CN108463527A publication Critical patent/CN108463527A/zh
Application granted granted Critical
Publication of CN108463527B publication Critical patent/CN108463527B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J5/00—Adhesive processes in general; Adhesive processes not provided for elsewhere, e.g. relating to primers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/20—Adhesives in the form of films or foils characterised by their carriers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J11/00—Features of adhesives not provided for in group C09J9/00, e.g. additives
    • C09J11/02—Non-macromolecular additives
    • C09J11/04—Non-macromolecular additives inorganic
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J201/00—Adhesives based on unspecified macromolecular compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2203/00—Applications of adhesives in processes or use of adhesives in the form of films or foils
    • C09J2203/326—Applications of adhesives in processes or use of adhesives in the form of films or foils for bonding electronic components such as wafers, chips or semiconductors
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/30—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier
    • C09J2301/312—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier parameters being the characterizing feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Adhesive Tapes (AREA)

Abstract

本发明提供一种三维集成层叠电路制造用片1，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，所述三维集成层叠电路制造用片1至少具备固化性的粘合剂层13，粘合剂层13含有导热性填料，粘合剂层13的厚度(T2)的标准偏差为2.0μm以下。该三维集成层叠电路制造用片1能够制造具有优异的放热性的三维集成层叠电路。

Description

三维集成层叠电路制造用片及三维集成层叠电路的制造方法
技术领域
本发明涉及一种适合于制造三维集成层叠电路的片、及使用有该片的三维集成层叠电路的制造方法。
背景技术
从近年来的电子电路的大容量化、高功能化的角度出发，将多个半导体芯片立体层叠而成的三维集成层叠电路(以下有时称为“层叠电路”)的开发正在进行。这样的层叠电路中，为了小型化及高功能化，使用具有从电路形成面起贯穿至其相反面的贯通电极(TSV)的半导体芯片。该情况下，被层叠的半导体芯片彼此通过各自所具备的贯通电极(或设置在贯通电极的端部的凸块)彼此间的接触而被电连接。
制造这样的层叠电路时，为了确保上述的电连接及机械强度，使用树脂组合物，在贯通电极彼此电连接的同时，将半导体芯片彼此粘合。例如，专利文献1中提出了一种方法，其使通常被称为非导电性膜(No n-Conductive Film)的膜状粘合剂介于半导体芯片之间，从而将半导体芯片彼此粘合。
然而，上述的层叠电路中，由于半导体芯片被多个层叠，因此对电路通电流时非常容易发热。层叠电路的发热会引起演算处理能力降低或错误操作，成为层叠电路性能降低的原因。此外，若层叠电路过度发热，则还会产生层叠电路变形、破损或故障。因此，为了确保可靠性，要求上述的层叠电路具有高放热性。
现有技术文献
专利文献
专利文献1：日本特开2010-010368号公报
发明内容
本发明要解决的技术问题
然而，使用以往的粘合剂而制造的层叠电路存在未必能够达成良好的放热性的问题。
本发明鉴于这样的实际情况而完成，其目的在于提供一种能够制造具有优异的放热性的三维集成层叠电路的三维集成层叠电路制造用片。此外，本发明的目的还在于提供一种这样的三维集成层叠电路的制造方法。
解决技术问题的技术手段
为了达成上述目的，第一，本发明提供一种三维集成层叠电路制造用片，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，其特征在于，所述三维集成层叠电路制造用片至少具备固化性的粘合剂层，所述粘合剂层含有导热性填料，所述粘合剂层的厚度(T2)的标准偏差为2.0μm以下(发明1)。
对于上述发明(发明1)的三维集成层叠电路制造用片，通过使粘合剂层包含具有高导热性的导热性填料，且粘合剂层的厚度(T2)的标准偏差为上述范围，使用该片而制造的层叠电路的放热性优异。因此，通过使用上述发明(发明1)的三维集成层叠电路制造用片，能够制造具有高可靠性的层叠电路。
在上述发明(发明1)中，所述导热性填料优选由选自金属氧化物、碳化硅、碳化物、氮化物及金属氢氧化物的材料构成(发明2)。
在上述发明(发明1、2)中，所述粘合剂层中的所述导热性填料的含量优选为35质量％以上、95质量％以下(发明3)。
在上述发明(发明1～3)中，所述导热性填料在25℃下的热导率优选为10W/m·K以上(发明4)。
在上述发明(发明1～4)中，所述导热性填料的平均粒径优选为0.01μm以上、20μm以下(发明5)。
在上述发明(发明1～5)中，所述粘合剂层固化后的热导率优选为0.5W/m·K以上、8.0W/m·K以下(发明6)。
在上述发明(发明1～6)中，构成所述粘合剂层的材料优选含有热固化性成分、高分子量成分及固化催化剂(发明7)。
在上述发明(发明1～7)中，所述高分子量成分的玻璃化转变温度优选为50℃以上(发明8)。
在上述发明(发明1～8)中，构成所述粘合剂层的材料优选含有熔剂成分(发明9)。
在上述发明(发明1～9)中，所述粘合剂层的厚度优选为2μm以上、500μm以下(发明10)。
在上述发明(发明1～10)中，所述三维集成层叠电路制造用片优选进一步具备：粘着剂层和基材，其中，所述粘着剂层层叠在所述粘合剂层的一面侧，所述基材层叠在所述粘着剂层的与所述粘合剂层相反的面侧(发明11)。
在上述发明(发明11)中，所述基材的厚度优选为10μm以上、500μm以下(发明12)。
在上述发明(发明11或12)中，所述粘合剂层的厚度(T2)相对于所述基材的厚度(T1)的比(T2/T1)优选为0.01以上、5.0以下(发明13)。
在上述发明(发明10、11)中，所述粘着剂在23℃下的储能模量优选为1×103Pa以上、1×109Pa以下(发明14)。
在上述发明(发明11～14)中，所述基材在23℃下的拉伸弹性模量优选为100MPa以上、5000MPa以下(发明15)。
第二，本发明提供一种三维集成层叠电路的制造方法，其特征在于包括以下工序：将所述三维集成层叠电路制造用片(发明1～10)的所述粘合剂层的一面或所述三维集成层叠电路制造用片(发明11～15)的所述粘合剂层的与所述粘着剂层相反的面、与具备贯通电极的半导体晶圆的至少一面贴合的工序；将所述半导体晶圆与所述三维集成层叠电路制造用片的所述粘合剂层一同切割，从而切片为附有粘合剂层的半导体芯片的工序；将切片而成的多个所述附有粘合剂层的半导体芯片以所述贯通电极彼此电连接且所述粘合剂层与所述半导体芯片交替配置的方式进行多个层叠，从而得到半导体芯片层叠体的工序；以及，使所述半导体芯片层叠体的所述粘合剂层固化从而将构成所述半导体芯片层叠体的所述半导体芯片彼此粘合的工序(发明16)。
发明效果
根据本发明的三维集成层叠电路制造用片，能够制造具有优异的放热性的三维集成层叠电路。此外，根据本发明的制造方法，能够制造这样的三维集成层叠电路。
附图说明
图1为本发明的第一实施方式的三维集成层叠电路制造用片的剖面图。
图2为本发明的第二实施方式的三维集成层叠电路制造用片的剖面图。
具体实施方式
以下，对本发明的实施方式进行说明。
[三维集成层叠电路制造用片]
图1示出了第一实施方式的三维集成层叠电路制造用片1的剖面图。如图1所示，本实施方式的三维集成层叠电路制造用片1(以下有时称为“制造用片1”)具备粘合剂层13、及层叠于该粘合剂层13的至少一面的剥离片14。另外，剥离片14也可省略。
此外，图2示出了第二实施方式的三维集成层叠电路制造用片2的剖面图。如图2所示，本实施方式的三维集成层叠电路制造用片2(以下，有时称为“制造用片2”)具备基材11、层叠于基材11的至少一面侧的粘着剂层12、以及层叠于粘着剂层12的与基材11相反的面侧的粘合剂层13。另外，在粘合剂层13的与粘着剂层12相反的面上也可层叠剥离片14。
本实施方式的三维集成层叠电路制造用片1、2中，粘合剂层13含有具有高热导率的导热性填料。此外，在本实施方式的三维集成层叠电路制造用片1、2中，粘合剂层13的厚度(T2)的标准偏差为2.0μm以下。
通常，由于层叠电路通过将半导体芯片多个层叠而成，因此含有较多的成为热源的电路，且具有难以放热的构造。因此，在对层叠电路通电流时，层叠电路容易发热，且所产生的热量不容易释放至外部。
然而，使用本实施方式的三维集成层叠电路制造用片1、2而制造的层叠电路中，由于利用通过含有导热性填料而放热性优异的粘合剂层13将半导体芯片彼此粘合，因此容易从该粘合剂层13的端部放热。此外，通过使粘合剂层13的厚度(T2)的标准偏差为上述范围，构成层叠电路的粘合剂13的厚度变得均匀，且层叠电路自身的厚度也变得均匀，其结果，层叠电路内的导热优异。由此，层叠电路整体的放热性优异，即便通电流时也能够抑制过度变为高温。其结果，能够制造具有高可靠性的层叠电路。
另一方面，由于层叠电路是将半导体芯片多个层叠而成，因此通常难以将层叠电路制成均匀的厚度。这是由于，即使构成层叠电路的半导体芯片或粘合剂层的厚度与所需厚度存在很小的偏差，但由于将半导体芯片及粘合剂层层叠，该偏差累积，其结果，成为使层叠电路与所需厚度严重不同的重要原因之一。此外，有时在将半导体晶圆的贯通电极或凸块埋入粘合剂层时会产生空隙，层叠电路中的粘合剂层的厚度有时因该空隙而部分发生变化。特别是，在层叠电路中，由于具有多个可产生空隙的半导体晶圆与粘合剂层的界面，因此产生空隙的概率高，更加难以使层叠电路的厚度均匀。但是，对于本实施方式的三维集成层叠电路制造用片1、2，通过使粘合剂层13的厚度(T2)的标准偏差为上述范围，能够抑制粘合剂层13的厚度与所需厚度的偏差，由此，能够将层叠电路制成均匀的厚度。进一步，通过使粘合剂层13的厚度(T2)的标准偏差为上述范围，能够抑制将半导体晶圆的贯通电极或凸块埋入粘合剂层13时的空隙的产生，从而可良好地埋入，由此，也能够将层叠电路制成均匀的厚度。
本实施方式的三维集成层叠电路制造用片1、2介于具有贯通电极的多个半导体芯片之间，其用于将该多个半导体芯片相互粘合并制成三维集成层叠电路。贯通电极的一端或两端也可从半导体芯片的表面突出。此外，半导体芯片也可以进一步具备凸块，该情况下，该凸块可设置在贯通电极的一端或两端。
本实施方式的三维集成层叠电路用片1、2中，粘合剂层13具有固化性。此处，具有固化性是指粘合剂层13可通过加热等而固化。即，粘合剂层13在构成制造用片1、2的状态下并未固化。粘合剂层13可以为热固化性，或者也可以为能量射线固化性。但是，从将制造用片1、2用于层叠电路的制造方法时能够良好地进行固化的角度出发，粘合剂层13优选为热固化性。具体而言，将制造用片1、2用于层叠电路的制造方法时，如后所述，粘合剂层13以被贴附在半导体晶圆的状态而被切片。由此，能够得到半导体芯片与被切片的粘合剂层13的层叠体。对于该层叠体而言，其粘合剂层13侧的面贴附于半导体芯片的层叠体上，并在该状态下进行粘合剂层13的固化。通常，半导体芯片不具有对能量射线的透射性，或者多数情况下该透射性非常低，即便是这样的情况，只要粘合剂层13具有热固化性，就能够使粘合剂层13迅速地固化。
1.粘合剂层
(1)材料
本实施方式的三维集成层叠电路制造用片1、2中，构成粘合剂层13的材料含有导热性填料。此外，优选该材料进一步含有热固化性成分、固化剂、固化催化剂、高分子量成分、具有熔剂功能的成分等。
(1-1)导热性填料
构成粘合剂层13的材料含有导热性填料。此处，导热性填料是指具有高热导率的填料，例如，为25℃下的热导率为10W/m·K以上的填料，优选为25℃下的热导率为20W/m·K以上的填料，特别优选为25℃下的热导率为30W/m·K以上的填料。此外，导热性填料在25℃下的热导率的上限值没有限定，但通常为300W/m·K以下。
如上所述，通过粘合剂层13含有导热性填料、与层叠电路具有均匀的厚度的相互作用，粘合剂层13显示优异的放热性。此外，通过使粘合剂层13含有导热性填料，所得到的层叠电路中，其刚性变高，且不易发生根据环境变化而产生的尺寸变化。
作为上述导热性填料，优选使用选自由氧化锌、氧化镁、氧化铝、氧化钛、氧化铁等金属氧化物、碳化硅、碳酸钙等碳化物、氮化硼、氮化铝等氮化物、氢氧化镁等金属氢氧化物、及滑石的材料构成的填料。其中，从能够达成更优异的放热性的角度出发，优选使用选自由氧化锌、氧化镁、氧化铝、氧化钛、氧化铁等金属氧化物、碳化硅、碳酸钙等碳化物、氮化硼、氮化铝等氮化物、及氢氧化镁等金属氢氧化物的材料构成的填料。关于这些材料，可将其粉末用作填料，也可使用球形化而成为珠粒状的物质作为填料，或者还可使用其单结晶纤维作为填料。由上述材料所得到的导热性填料可以单独使用一种或组合两种以上而使用。此外，导热性填料优选不具有导电性。
导热性填料的形状没有特别限定，例如，可具有选自粒状、针状、板状及无定形中的至少一种形状。其中，优选使用粒状导热性填料。通过使导热性填料为粒状，粘合剂层13中的导热性填料的填充率提升，粘合剂层13中形成有效的导热路径，其结果，粘合剂层13具有更良好的放热性。
导热性填料为粒状时，其平均粒径的下限值优选为0.01μm以上，进一步优选为0.05μm以上，特别优选为0.1μm以上。此外，上述导热性填料的平均粒径的上限值优选为20μm以下，进一步优选为5μm以下，特别优选为1μm以下。通过使导热性填料的平均粒径为上述范围，粘合剂层13的放热性更优异，且粘合剂层13的制膜性变得良好，进一步，能够提高粘合剂层13中的导热性填料的填充率。另外，本说明书中的导热性填料的平均粒径是指：使用电子显微镜测定随意选择的20个导热性填料的长轴径，并作为其算术平均值而算出的粒径。
此外，导热性填料为粒状时，该导热性填料的最大粒径优选为50μm以下，进一步优选为25μm以下。通过使导热性填料的最大粒径为50μm以下，易于将导热性填料填充至粘合剂层13中，其结果，粘合剂层13具有更良好的放热性。此外，通过使无机填料的最大粒径为50μm以下，层叠电路中的贯通电极(或设置在贯通电极的端部的凸块)彼此容易进行电连接，能够有效地制造具有高可靠性的层叠电路。
导热性填料为粒状时，导热性填料的粒径分布(CV值)优选为15％以上，特别优选为30％以上。此外，该粒径分布(CV值)优选为80％以下，特别优选为60％以下。通过将导热性填料的粒径分布设为上述范围，能够有效地达成均匀的放热性。另外，CV值是粒径的偏差的指标，CV值越大，则意味着粒径的偏差越大。因此，特别是通过使CV值为15％以上，粒径的偏差变得良好，颗粒与颗粒的间隙中容易进入具有更小尺寸的颗粒。由此，能够有效地填充导热性填料，容易得到显示高放热性的粘合剂层13。此外，通过使CV值为80％以下，能够抑制导热性填料的粒径变得大于粘合剂层13的厚度。其结果，能够抑制在粘合剂层13的与粘着剂层12相反侧的面上的凹凸的产生，容易得到良好的粘合性。进一步，通过使CV值为80％以下，容易形成具有均匀性能的粘合剂层13。另外，导热性填料的粒径分布(CV值)可以通过以下方式获得：进行导热性填料的电子显微镜观察，对200个以上的颗粒测定长轴径并求出长轴径的标准偏差，将该标准偏差除以上述的平均粒径，将由此得到值作为粒径分布(CV值)。
导热性填料的形状为针状时，该导热性填料的平均轴长(长轴方向的平均轴长)优选为0.01μm以上，特别优选为0.05μm以上，进一步优选为0.1μm以上。此外，该平均轴长优选为10μm以下，特别优选为5μm以下，进一步优选为1μm以下。
导热性填料的径厚比(aspect ratio)优选为1以上，特别优选为5以上。此外，该径厚比优选为20以下，特别优选为15以下。通过使导热性填料的径厚比为上述范围，在粘合剂层13中形成有效率的导热路径，粘合剂层13具有更良好的放热性。另外，径厚比可以作为将导热性填料的短轴数平均径除以长轴数平均径而得到值而得到。此处，短轴数平均径及长轴数平均径是指通过透射电子显微镜照相测定随意选择的20个导热性填料的短轴径及长轴径，并作为各自的算术平均值而算出的个数平均粒径。
导热性填料的比重优选为1g/cm3以上，特别优选为3g/cm3以上。此外，该比重优选为10g/cm3以下，特别优选为6g/cm3以下。通过使该比重为上述范围，粘合剂层13的放热性更优异。
此外，以构成粘合剂层13的材料的合计量为基准，粘合剂层13中的导热性填料的含量的下限值优选为35质量％以上，进一步优选为40质量％以上，特别优选为50质量％以上。此外，上述导热性填料的含量的上限值优选为95质量％以下，进一步优选为90质量％以下。通过在构成粘合剂层13的材料中，使导热性填料的含量为35质量％以上，粘合剂层13具有更良好的放热性，使用本实施方式的三维集成层叠电路制造用片1、2，能够有效地制造具有优异的放热性的层叠电路。此外，通过使该含量为95质量％以下，构成粘合剂层13的材料中的、除导热性填料以外的成分的含量相对变高，粘合剂层13能够发挥更良好的粘合性。
(1-2)热固化性成分
构成粘合剂层13的材料优选含有热固化性成分。作为热固化性成分，只要为通常用于半导体芯片的连接用的粘合剂成分即可，没有特别限定。具体而言可列举出环氧树脂、酚醛树脂、三聚氰胺树脂、脲树脂、聚酯树脂、氨基甲酸酯树脂、丙烯酸树脂、聚酰亚胺树脂、苯并噁嗪树脂、苯氧基树脂等，它们可以单独使用一种或组合两种以上而使用。其中，从粘合性等角度出发，优选环氧树脂及酚醛树脂，特别优选环氧树脂。
环氧树脂具有受到加热则进行三维网状化并形成坚固的固化物的性质。作为这样的环氧树脂，可以使用一直以来公知的各种环氧树脂，具体而言，可列举出双酚A、双酚F、间苯二酚、苯基酚醛清漆、甲酚酚醛清漆等酚类的缩水甘油醚；丁二醇、聚乙二醇、聚丙二醇等醇类的缩水甘油醚；邻苯二甲酸、间苯二甲酸、四氢邻苯二甲酸等羧酸的缩水甘油醚；用缩水甘油基取代键合在苯胺异氰脲酸酯等的氮原子上的活性氢而成的缩水甘油基型或烷基缩水甘油基型的环氧树脂；如乙烯基环己烷二环氧化物、3,4-环氧环己基甲基-3,4-二环己烷羧酸酯、2-(3,4-环氧基)环己基-5,5-螺(3,4-环氧基)环己烷-间-二噁烷等那样、例如通过将分子内的碳-碳双键氧化而导入有环氧基的、所谓脂环型环氧化物。此外，还可以使用具有联苯骨架、二环己二烯骨架、萘骨架等的环氧树脂。这些环氧树脂可单独使用一种，也可组合两种以上而使用。
以构成粘合剂层13的材料的合计量为基准，构成粘合剂层13的材料中的上述热固化性成分的含量的下限值优选为5质量％以上，进一步优选为10质量％以上。此外，上述热固化性成分的含量的上限值优选为75质量％以下，进一步优选为55质量％以下。通过使上述热固化性成分的含量为上述范围，易于将所述的发热起始温度及发热峰值温度调整为所述的范围。
(1-3)固化剂·固化催化剂
构成粘合剂层13的材料含有所述的热固化性成分时，该材料优选进一步含有固化剂及固化催化剂。
作为固化剂，没有特别限定，可列举出酚类、胺类、硫醇类等，可以根据所述的热固化成分的种类而适当选择。例如，使用环氧树脂作为固化性成分时，从与环氧树脂的反应性等角度出发，优选酚类。
作为酚类，例如可以列举出双酚A、四甲基双酚A、二烯丙基双酚A、联苯酚、双酚F、二烯丙基双酚F、三苯基甲烷型苯酚、四酚、酚醛清漆型苯酚、甲酚酚醛清漆树脂等，它们可以单独使用一种，也可组合两种以上而使用。
此外，作为固化催化剂，没有特别限定，可列举出咪唑类、磷类、胺类等，可以根据所述热固化成分等的种类而适当选择。此外，作为固化催化剂，优选使用在规定条件下不活性化、而在被加热至使焊料熔融的高温的压接温度以上时活性化的潜在性固化催化剂。进一步，该潜在性固化催化剂还优选作为经微胶囊化的潜在性固化催化剂而使用。
例如，使用环氧树脂作为固化性成分时，从与环氧树脂的反应性、保存稳定性、固化物的物性、固化速度等角度出发，作为固化催化剂，优选使用咪唑类固化催化剂。作为咪唑类固化催化剂，可以使用公知的咪唑类固化催化剂，但是从优异的固化性、保存稳定性及连接可靠性的角度出发，优选具有三嗪骨架的咪唑催化剂。它们可单独使用也可同时使用两种以上。此外，它们也可作为经微胶囊化的潜在性固化催化剂而使用。从优异的固化性、保存稳定性及连接可靠性的角度出发，咪唑类固化催化剂的熔点优选为200℃以上，特别优选为250℃以上。
本实施方式中，以构成粘合剂层13的材料的合计量为基准，构成粘合剂层13的材料中的固化催化剂的含量的下限值优选为0.1质量％以上，进一步优选为0.2质量％以上，特别优选为0.4质量％以上。此外，上述固化催化剂的含量的上限值优选为10质量％以下，进一步优选为5质量％以下，特别优选为3质量％以下。若在构成粘合剂层13的材料中，固化催化剂的含量为上述下限值以上，则能够使热固化性成分充分地固化。另一方面，若固化催化剂的含量为上述上限值以下，则粘合剂层13的保存稳定性变得良好。
(1-4)高分子量成分
上述构成粘合剂层13的材料优选含有除所述热固化性成分以外的高分子量成分。通过含有该高分子量成分，该材料的90℃熔融粘度与平均线膨胀系数容易满足后述的数值范围，所得到的层叠电路的连接可靠性高。
作为高分子量成分，例如，可列举出(甲基)丙烯酸类树脂、苯氧基树脂、聚酯树脂、聚氨酯树脂、聚酰亚胺树脂、聚酰胺酰亚胺树脂、硅氧烷改性聚酰亚胺树脂、聚丁二烯树脂、聚丙烯树脂、苯乙烯-丁二烯-苯乙烯共聚物、苯乙烯-乙烯-丁烯-苯乙烯共聚物、聚缩醛树脂、以聚乙烯醇缩丁醛树脂为首的聚乙烯醇缩醛树脂、丁基橡胶、氯丁二烯橡胶、聚酰胺树脂、丙烯腈-丁二烯共聚物、丙烯腈-丁二烯-丙烯酸共聚物、丙烯腈-丁二烯-苯乙烯共聚物、聚乙酸乙烯酯、尼龙等，可以单独使用一种或组合两种以上而使用。
另外，本说明书中的“(甲基)丙烯酸”是指，丙烯酸和甲基丙烯酸这两者。“(甲基)丙烯酸类树脂”等其它的类似用语也相同。
所述高分子量成分中，优选使用选自由聚乙烯醇缩醛树脂、及聚酯树脂、苯氧基树脂所组成的组中的一种以上。构成上述制造用片的材料通过含有这些高分子量成分，90℃熔融粘度及平均线膨胀系数均为低值，其结果易于使这些值在后述的数值范围内。
此处，聚乙烯醇缩醛树脂通过以下方式而得到：利用醛对通过将聚乙酸乙烯酯皂化而得到聚乙烯醇进行缩醛化。作为用于缩醛化的醛，可列举出正丁醛、正己醛、正戊醛等。作为聚乙烯醇缩醛树脂，还优选使用利用正丁醛进行缩醛化而成的聚乙烯醇缩丁醛树脂。
作为聚酯树脂，例如可列举出将聚对苯二甲酸乙二醇酯树脂、聚对苯二甲酸丁二醇酯树脂、聚草酸乙二醇酯树脂等的二羧酸成分及二醇成分缩聚而得到的聚酯树脂；使聚异氰酸酯化合物与它们反应而得到的氨基甲酸酯改性聚酯树脂等的改性聚酯树脂；将丙烯酸树脂和/或乙烯基树脂接枝化而成的聚酯树脂等，可以单独使用一种或组合两种以上而使用。
此外，对于构成粘合剂层13的材料而言，含有聚乙烯醇缩醛树脂、或聚酯树脂作为上述高分子量成分时，特别优选进一步含有苯氧基树脂。进一步含有苯氧基树脂时，构成粘合剂层13的材料更加容易使90℃熔融粘度及平均线膨胀系数满足后述的数值范围。
作为苯氧基树脂，没有特别限定，例如可例示双酚A型、双酚F型、双酚A/双酚F共聚型、联苯酚型、联苯型等。
上述高分子量成分的软化点的下限值优选为50℃以上，进一步优选为100℃以上，特别优选为120℃以上。此外，上述高分子量成分的软化点的上限值优选为200℃以下，进一步优选为180℃以下，特别优选为150℃以下。通过含有软化点为上述下限值以上的高分子量成分，能够使构成粘合剂层13的材料的平均线膨胀系数降低，容易满足后述的数值范围。此外，若软化点为上述上限值以下，则能够抑制粘合剂层13的脆化。另外，软化点为按照ASTM D1525而测得的值。
上述高分子量成分的玻璃化转变温度的下限值优选为50℃以上，进一步优选为60℃以上，特别优选为80℃以上。此外，上述高分子量成分的玻璃化转变温度的上限值优选为250℃以下，进一步优选为200℃以下，特别优选为180℃以下。通过含有玻璃化转变温度为上述下限值以上的高分子量成分，能够使构成粘合剂层13的材料的平均线膨胀系数降低，容易满足后述的数值范围。此外，若玻璃化转变温度为上述上限值以下，则与其它材料的相容性优异。另外，高分子量成分的玻璃化转变温度为使用差示扫描热量分析计而测得的值。
上述高分子量成分的重均分子量优选为1万以上，进一步优选为3万以上，特别优选为5万以上。此外，上限值优选为100万以下，进一步优选为70万以下，特别优选为50万以下。若重均分子量为上述下限值以上，则能够在维持膜形成性的同时，使熔融粘度降低，故而优选。此外，若重均分子量为上述上限值以下，则与热固化性成分等的低分子量成分的相容性提升，故而优选。另外，本说明书中的重均分子量为利用凝胶渗透层析法(GPC)法测定的标准聚苯乙烯换算的值。
以构成粘合剂层13的材料的合计量为基准，构成粘合剂层13的材料中的上述高分子量成分的含量的限值优选3质量％以上，进一步优选为5质量％以上，特别优选为7质量％以上。此外，上述高分子量成分的含量的上限值优选为95质量％以下，进一步优选为90质量％以下，特别优选为80质量％以下。若上述高分子量成分的含量为上述下限值以上，则能够使构成粘合剂层13的材料的90℃熔融粘度成为更低的值，容易满足所述的数值范围。另一方面，若上述高分子量成分的含量为上述上限值以下，则能够进一步降低构成粘合剂层13的材料的平均线膨胀系数，容易满足后述的数值范围。
(1-5)具有熔剂功能的成分
本实施方式中，利用焊料将半导体芯片的贯通电极或凸块接合时，构成粘合剂层13的材料优选含有具有熔剂功能的成分(以下有时称为“熔剂成分”)。熔剂成分具有将形成于电极表面的金属氧化膜去除的作用，能够使基于焊料的电极之间的电连接更确实，能够提高焊接部的连接可靠性。
作为熔剂成分，没有特别限定，但优选具有酚性羟基和/或羧基的成分，特别优选具有羧基的成分。具有羧基的成分在具有熔剂功能的同时，还具有在将后述的环氧树脂用作为热固化性成分时作为固化剂的作用。因此，具有羧基的成分由于在焊接完成之后作为固化剂而进行反应并被消耗，因此能够抑制因过剩的熔剂成分而导致的不良。
作为具体的熔剂成分，例如，可列举出戊二酸、2-甲基戊二酸、邻大茴香酸、双酚酸、己二酸、乙酰水杨酸、苯甲酸、二苯乙醇酸、壬二酸、苄基苯甲酸、丙二酸、2,2-双(羟甲基)丙酸、水杨酸、邻甲氧基苯甲酸、间羟基苯甲酸、琥珀酸、2,6-二甲氧基甲基对甲酚、苯甲酸酰肼、碳酰肼、丙二酸二酰肼、琥珀酸二酰肼、戊二酸二酰肼、水杨酸酰肼、亚氨基二乙酸二酰肼、伊康酸二酰肼、柠檬酸三酰肼、硫代碳酰肼、二苯甲酮腙、4,4’-氧代双苯磺酰肼、己二酸二酰肼、松香衍生物等，它们可以单独使用一种或组合两种以上而使用。
作为松香衍生物，可列举出脂松香、妥尔松香(tall rosin)、木松香、聚合松香、氢化松香、甲酰化松香、松香酯、松香改性马来酸树脂、松香改性酚醛树脂、松香改性醇酸树脂等。
其中，特别优选使用选自由2-甲基戊二酸、己二酸及松香衍生物的至少一种。2-甲基戊二酸及己二酸虽在构成粘合剂层13的材料中分子量较小，但由于分子内具有两个羧基，因此即便少量添加熔剂功能也优异，能够特别适合于本实施方式。由于松香衍生物软化点高，在维持低线膨胀系数化的同时能够赋予熔剂性，因此能够特别适合于本实施方式。
熔剂成分的熔点及软化点的至少一者优选为80℃以上，更优选为110℃以上，进一步优选为130℃以上。若熔剂成分的熔点及软化点的至少一者为上述范围，则能够得到更优异的熔剂功能，还能够减少排气(out gas)等，故而优选。另外，熔剂成分的熔点及软化点的上限值虽然没有特别限定，但是只要例如为焊料的熔点以下即可。
本实施方式中，以构成粘合剂层13的材料的合计量为基准，构成粘合剂层13的材料中的熔剂成分的含量的下限值优选为0.1质量％以上，进一步优选为0.2质量％以上，特别优选为0.3质量％以上。此外，上述熔剂成分的含量的上限值优选为20质量％以下，进一步优选为15质量％以下，特别优选为10质量％以下。若熔剂成分的含量在构成粘合剂层13的材料中为上述下限值以上，则能够使基于焊料的电极之间的电连接变得更确实，能够进一步提高焊接部的连接可靠性。另一方面，若熔剂成分的含量为上述上限值以下，则能够防止因过剩熔剂成分导致的离子迁移等的不良。
(1-6)其它成分
粘合剂层13还可进一步含有增塑剂、稳定剂、增粘剂、着色剂、偶联剂、抗静电剂、抗氧化剂、导电性颗粒、除所述导热性填料以外的无机填料等作为构成该粘合剂层13的材料。
例如，通过使构成粘合剂层13的材料含有导电性颗粒，对三维集成层叠电路制造用片1、2赋予各向异性导电性时，能够以补全焊接的方式、或是以与焊接不同的方式将半导体芯片彼此进行电连接。
(2)物性
(2-1)热导率
本实施方式的三维集成层叠电路制造用片1、2中，粘合剂层13固化后的热导率优选为0.5W/m·K以上，特别优选为0.7W/m·K以上，进一步优选为1.0W/m·K以上。此外，该热导率优选为8.0W/m·K以下，特别优选为4.0W/m·K以下，进一步优选为3.0W/m·K以下。通过使该热导率为0.5W/m·K以上，粘合剂层13容易表现良好的放热性，使用本实施方式的三维集成层叠电路制造用片1、2能够有效地制造具有高可靠性的层叠电路。另一方面，通过使该热导率为8.0W/m·K以下，粘合剂层13中的导热性填料的含量不会过度增多，其结果，容易兼具粘合剂层13中的良好的放热性和粘合剂层13的粘合性及片加工性。另外，粘合剂层13的热导率的测定方法如后述的试验例所示。
(2-2)熔融粘度
本实施方式的三维集成层叠电路制造用片1、2中，构成粘合剂层13的材料的固化前的90℃下的熔融粘度(以下，有时称为“90℃熔融粘度”)的上限值优选为5.0×105Pa·s以下，特别优选为1.0×105Pa·s以下，进一步优选为5.0×104Pa·s以下。若90℃熔融粘度为上述上限值以下，则在使粘合剂层13介于电极之间时，能够良好地追随半导体芯片表面上的起因于贯通电极或凸块的凹凸，能够防止在半导体芯片与粘合剂层13的界面上产生空隙。此外，90℃熔融粘度的下限值优选为1.0×100Pa·s以上，特别优选为1.0×101Pa·s以上，进一步优选为1.0×102Pa·s以上。若90℃熔融粘度为上述下限值以上，则构成粘合剂层13的材料不会过度流动，能够在贴附粘合剂层13时或层叠半导体芯片时防止装置的污染。因此，本实施方式的三维集成层叠电路制造用片1、2通过使构成材料的90℃熔融粘度为上述范围，变得具有高可靠性。
此处，构成粘合剂层13的材料的90℃熔融粘度可以使用流量测试器而测定。具体而言，可以对厚度为15mm的粘合剂层13，使用流量测试器(Shimadzu Corporation.制造、CFT-100D)，以荷重50kgf、温度范围50～120℃、升温速度10℃/min的条件测定熔融粘度。
(2-3)平均线膨胀系数
本实施方式中，构成粘合剂层13的材料的固化物在0～130℃下的平均线膨胀系数(以下，有时简称为“平均线膨胀系数”)的上限值优选为45ppm以下，特别优选为35ppm以下，进一步优选为25ppm以下。若平均线膨胀系数为上述上限值以下，则由固化物构成的粘合剂层13与半导体芯片的线膨胀系数之差变小，基于该差能够降低粘合剂层13与半导体芯片之间可能产生的应力。由此，本实施方式的三维集成层叠电路制造用片1、2能够提高半导体芯片彼此的连接可靠性，特别是在实施例所示的温度循环试验中显示高的连接可靠性。
另一方面，平均线膨胀系数的下限值没有特别限制，但从膜形成性的角度出发，优选为5ppm以上，更优选为10ppm以上。
此处，构成粘合剂层13的材料的平均线膨胀系数可以使用热机械分析装置而测定。具体而言，在基材上形成厚度为45μm的粘合剂层13后，通过以160℃进行1小时的处理使粘合剂层13固化从而得到固化物，使用热机械分析装置(Bruker AXS公司制造、TMA4030SA)，以荷重2g、温度范围0～300℃、升温速度5℃/min的条件，对该固化物测定线膨胀系数。由该测定结果可以算出0～130℃的平均线膨胀系数。
(2-4)玻璃化转变温度
本实施方式中，构成粘合剂层13的材料的固化物的玻璃化转变温度(Tg)的下限值优选为150℃以上，进一步优选为200℃以上，特别优选为240℃以上。若固化物的玻璃化转变温度为上述下限值以上，则在温度循环试验时固化物不变形且不容易产生应力，故而优选。另一方面，固化物的玻璃化转变温度的上限值没有特别限制，但从抑制固化物脆化的角度出发，优选为350℃以下，更优选为300℃以下。
此处，构成粘合剂层13的材料的固化物的玻璃化转变温度为，使用动态粘弹性测定仪器(TA Instruments.制造、DMA Q800)以频率11Hz、振幅10μm、升温速度3℃/分钟，由0℃升温至300℃并测定基于拉伸模式的粘弹性时的、tanδ(损耗模量/储能模量)的最大点的温度。
(2-5)5％质量减少温度
本实施方式的三维集成层叠电路制造用片1、2中，构成粘合剂层13的材料的固化物的基于热重量测定的5％质量减少温度优选为350℃以上，特别优选为360℃以上。通过使该5％质量减少温度为350℃以上，粘合剂层13的固化物对高温的耐性优异。因此，在层叠电路的制造等中，即便该固化物被曝露在高温下，也能够抑制伴随该固化物的含有成分分解的挥发成分的产生等，能够良好地维持层叠电路的性能。另外，虽然该5％质量减少温度的上限没有特别限定，但该5％质量减少温度通常优选为500℃以下。
此处，5％质量减少温度可以使用差示热·热重量同时测定装置而测定。具体而言，在基材上形成厚度为45μm的粘合剂层13后，通过以160℃进行1小时处理使粘合剂层13固化从而得到固化物，按照JIS K7120：1987并使用差示热·热重量同时测定装置(Shimadzu Corporation.制造、DTG-60)，将氮气作为流入气体，并以气体流入速度100ml/min、升温速度20℃/min的条件，由40℃升温至550℃，从而对该固化物进行了热重量测定。基于所得到的热重量曲线，求出相对于100℃温度下的质量的质量减少5％的温度(5％质量减少温度)。
(2-6)储能模量
本实施方式的三维集成层叠电路制造用片1、2中，粘合剂层13的固化后的23℃下的储能模量优选为1.0×102MPa以上，特别优选为1.0×103MPa以上。此外，该储能模量优选为1.0×105MPa以下，特别优选为1.0×104MPa以下。通过使该储能模量为上述范围，在制造层叠电路时，半导体芯片与被切片的粘合剂层13交替层叠而成的层叠体具有良好的强度。其结果，即便在进一步层叠半导体芯片时或操作该层叠体时，也能够良好地维持层叠体的状态，能够制造具有优异的质量的层叠电路。
此处，粘合剂层13的固化后的23℃下的储能模量可以使用动态粘弹性测定仪器而测定。具体而言，在基材上形成厚度为45μm的粘合剂层13后，通过以160℃进行1小时处理使粘合剂层13固化从而得到固化物，使用动态粘弹性测定仪器(TA Instruments.制造、DMAQ800)以频率11Hz、振幅10μm、升温速度3℃/分钟的条件，对该固化物测定由0℃升温至300℃时的基于拉伸模式的粘弹性。由该测定结果可以读取粘合剂层固化后的23℃下的储能模量(MPa)。
(2-7)基于差示扫描热量分析法的发热起始温度及发热峰值温度
本实施方式的三维集成层叠电路制造用片1、2中，固化前的粘合剂层13通过差示扫描热量分析(DSC)法以升温速度10℃/分钟而测定的发热起始温度(TS)优选为70℃～150℃的范围内，特别优选为100℃～150℃的范围内，进一步优选为120℃～150℃的范围内。通过使该发热起始温度(TS)为上述范围，例如，能够抑制粘合剂层13在如受到使用切割刀片切割半导体晶圆时所产生的热时的、不意图的阶段固化，且制造用片1、2的保存稳定性也优异。特别是，为了制造层叠电路，将半导体芯片多个层叠之后，使存在于半导体芯片之间的多个粘合剂层13一并固化时，能够抑制粘合剂层13在半导体芯片层叠完成前的不意图的阶段固化。
本实施方式的三维集成层叠电路制造用片1、2中，固化前的粘合剂层13的通过差示扫描热量分析(DSC)法以升温速度10℃/分钟而测定的发热峰值温度(TP)优选为发热起始温度(TS)+5～60℃，特别优选为TS+5～50℃，进一步优选为TS+10～40℃。通过使该发热峰值温度(TP)为上述范围，在使粘合剂层13固化时，从固化的开始至完成为止的时间变得较短。通常，使用NCF这样的粘合剂来制造层叠电路时，粘合剂的固化需要时间。因此，层叠电路的制造中的生产作业时间(tact time)多数情况下根据粘合剂的固化时间而规定。因此，通过如上所述使粘合剂层13固化的时间短，能够有效地缩短生产作业时间。特别是制造层叠电路时，为了制程的效率化，有时在将半导体芯片多个层叠(暂时放置)之后，使存在于半导体芯片之间的多个的粘合剂层13最后一并地固化。即便在这样的情况下，通过使该发热峰值温度(TP)为上述范围，能够抑制存在于制程初期层叠的半导体芯片之间的粘合剂层13在半导体芯片层叠完成前的不意图的阶段固化。
在此，上述发热起始温度及上述发热峰值温度可以使用差示扫描热量计而测定。具体而言，将厚度15mm的粘合剂层13使用差示扫描热量计(TA Instruments.制造、Q2000)以升温速度10℃/分钟从常温加热至300℃。根据由此得到的DSC曲线可以求出发热开始的温度(发热起始温度)(TS)及发热峰值温度(TP)。
(2-8)粘合剂层的厚度等
本实施方式的三维集成层叠电路制造用片1、2中，粘合剂层13的厚度(T2)优选为2μm以上，特别优选为5μm以上，进一步优选为10μm以上。此外，该厚度(T2)优选为500μm以下，特别优选为300μm以下，进一步优选为100μm以下。通过使粘合剂层13的厚度(T2)为2μm以上，能够将存在于半导体芯片的贯通电极或凸块良好地埋入粘合剂层13中。此外，通过使粘合剂层13的厚度(T2)为500μm以下，在将具有贯通电极的半导体芯片经由粘合剂层13而粘合时，粘合剂层13不会过度地在侧面渗出，能够制造可靠性高的半导体装置。另外，粘合剂层13的厚度(T2)为对制造用片1中以50mm间隔合计100点进行测定时的平均值。
本实施方式的三维集成层叠电路制造用片1、2中，粘合剂层13的厚度(T2)的标准偏差为2.0μm以下，优选为1.8μm以下，特别优选为1.6μm以下。若该标准偏差大于2.0μm，则在使用制造用片1、2将半导体晶圆的贯通电极或凸块埋入粘合剂层13中时，容易产生空隙，且难以使构成层叠电路的粘合剂层13的厚度及层叠电路自身的厚度为均匀，其结果，层叠电路的放热性变得不充分。特别是由于层叠电路通过将半导体芯片和粘合剂层13多个层叠而得到，因此粘合剂层13的厚度(T2)的标准偏差大于2.0μm时，所得到的层叠电路厚度的均匀性受到损害，该层叠电路无法达成良好的放热性。另外，粘合剂层13的厚度(T2)的标准偏差的测定方法如后述的试验例所示。
具备基材11的第二实施方式的三维集成层叠电路制造用片2中，粘合剂层13的厚度(T2)相对于基材11的厚度(T1)的比(T2/T1)优选为0.01以上，特别优选为0.1以上，进一步优选为0.4以上。此外，该比(T2/T1)优选为1.5以下，特别优选为1.0以下，进一步优选为0.9以下。通过使该比(T2/T1)为上述范围，基材11与粘合剂层13的厚度平衡变得良好，将制造用片2贴附于半导体晶圆时的操作性优异，且易于调整该贴附时的贴附适应性。其结果，能够良好地进行该贴附，能够制造具有优异的质量的层叠电路。特别是通过使该比(T2/T1)为0.01以上，制造用片1中的基材11的相对厚度变得较小，能够将制造用片1的相对刚性抑制为较低。其结果，在将制造用片1贴附于半导体晶圆时，易于将存在于半导体晶圆的贯通电极或凸块良好地埋入粘合剂层13中。另一方面，通过使该比(T2/T1)为1.5以下，制造用片1中的基材11的相对厚度变得较大，能够将制造用片1的相对刚性维持为较高。其结果，制造用片1的操作性优异，易于将制造用片1贴附于半导体晶圆。另外，基材11的厚度(T1)为对制造用片1中以50mm间隔合计100点进行测定时的平均值。
2.粘着剂层
(1)材料
具备粘着剂层12的第二实施方式的三维集成层叠电路制造用片2中，粘着剂层12可由非固化性粘着剂构成，或者也可由固化性粘着剂构成。如后所述，将本实施方式的三维集成层叠电路制造用片2用于层叠电路的制造方法时，粘合剂层13从基材11与粘着剂层12的层叠体上剥离。因此，从容易进行该剥离的角度出发，粘着剂层12优选由固化性粘着剂构成，且通过固化而降低粘着力。
粘着剂层12由固化性粘着剂构成时，该粘着剂可为能量射线固化性粘着剂，或者也可为热固化性粘着剂。此处，为了使粘着剂层12与粘合剂层13在不同的阶段固化，当粘合剂层13具有热固化性时，粘着剂层12优选由能量射线固化性粘着剂构成，当粘合剂层13具有能量射线固化性时，粘着剂层12优选由热固化性粘着剂构成。但是，由于粘合剂层13基于所述的理由而优选具有热固化性，因此粘着剂层12优选由能量射线固化性粘着剂构成。
作为上述非固化性粘着剂，优选为具有所需粘着力及再剥离性的非固化性粘着剂，例如可以使用丙烯酸类粘着剂、橡胶类粘着剂、硅酮类粘着剂、氨基甲酸酯类粘着剂、聚酯类粘着剂、聚乙烯醚类粘着剂等。其中，从有效抑制如切割工序的不意图的阶段中的、在粘着剂层12与粘合剂层13的界面上的剥离的角度出发，优选丙烯酸类粘着剂。
作为上述能量射线固化性粘着剂，可以为以具有能量射线固化性的聚合物为主成分的能量射线固化性粘着剂，也可以为以非能量射线固化性聚合物(不具有能量射线固化性的聚合物)与具有至少一个以上的能量射线固化性基团的单体和/或寡聚物的混合物为主成分的能量射线固化性粘着剂。此外，还可以为具有能量射线固化性的聚合物与非能量射线固化性聚合物的混合物，也可以为具有能量射线固化性的聚合物与具有至少一个以上的能量射线固化性基团的单体和/或寡聚物的混合物，也可以为它们3种的混合物。
上述具有能量射线固化性的聚合物优选为侧链上导入有具有能量射线固化性的官能团(能量射线固化性基团)的(甲基)丙烯酸酯(共)聚合物。该聚合物优选为使具有含官能团的单体单元的丙烯酸类共聚物、与具有与该官能团键合的官能团的含不饱和基团的化合物反应而得到的物质。
作为上述具有至少一个以上的能量射线固化性基团的单体和/或寡聚物，例如，可以使用多元醇与(甲基)丙烯酸的酯等。
作为非能量射线固化性聚合物成分，例如，可以使用所述具有含官能团的单体单元的丙烯酸类共聚物。
(2)物性等
本实施方式的三维集成层叠电路制造用片2中，粘着剂层12在23℃下的储能模量优选为1×103Pa以上，特别优选为1×104Pa以上。此外，该储能模量优选为1×109Pa以下，特别优选为1×108Pa以下。另外，当粘着剂层12由固化性粘着剂构成时，该储能模量是指固化前的储能模量。通过使粘着剂层12在23℃下的储能模量为上述范围，在将制造用片2贴附于半导体晶圆时，能够将存在于半导体晶圆的贯通电极或凸块良好地埋入粘合剂层13中。此外，使用制造用片1、2对半导体晶圆的未形成凸块的面进行背面研磨时，能够抑制半导体晶圆的翘曲或凹陷的产生。另外，粘着剂层12在23℃下的储能模量例如可以使用动态粘弹性测定装置(TA Instruments.制造、ARES)以频率1Hz、测定温度范围-50～150℃、升温速度3℃/min的条件进行测定。
粘着剂层12的厚度没有特别限定，但例如优选为1μm以上，特别优选为10μm以上。此外，该厚度例如优选为100μm以下，特别优选为50μm以下。通过使粘着剂层12的厚度为1μm以上，粘着剂层12能够发挥良好的粘着力。此外，通过使该厚度为100μm以下，能够抑制粘着剂层12成为不需要的厚度，能够降低成本。
3.基材
(1)材料
具备基材11的第二实施方式的三维集成层叠电路制造用片2中，作为构成基材11的材料，没有特别限定。但是，将制造用片2设为切割片一体型粘合片(切割-管芯键合片)时，构成基材11的材料优选为通常用于构成切割片的基材的材料。例如，作为这样的基材11的材料，可列举出聚乙烯、聚丙烯、聚丁烯、聚丁二烯、聚甲基戊烯、聚氯乙烯、氯乙烯共聚物、聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、聚氨酯、乙烯乙酸乙烯酯共聚物、离子聚合物、乙烯-(甲基)丙烯酸共聚物、乙烯-(甲基)丙烯酸酯共聚物、聚苯乙烯、乙烯基聚异戊二烯、聚碳酸酯、聚烯烃等，可以使用它们中的一种或两种以上的混合物。
此外，将制造用片2设作背面研磨片一体型粘合片时，构成基材11的材料优选为通常使用于构成背面研磨片的基材的材料。例如，作为这样的基材11的材料，可列举出由聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、乙烯-乙酸乙烯酯共聚物等树脂构成的材料，可以使用它们中的一种或两种以上的混合物。
为了提高与粘着剂层12的密着性，还可对基材11的粘着剂层12侧的面实施底漆处理、电晕处理、等离子体处理等表面处理。
(2)物性等
本实施方式的三维集成层叠电路制造用片2中，基材11在23℃下的拉伸弹性模量优选为100MPa以上，特别优选为200MPa以上，进一步优选为300MPa以上。此外，该拉伸弹性模量优选为5000MPa以下，特别优选为1000MPa以下，进一步优选为400MPa以下。通过使基材11在23℃下的拉伸弹性模量为上述范围内，将制造用片2贴附在半导体晶圆时，能够将存在于半导体晶圆的贯通电极或凸块良好地埋入粘合剂层13中。此外，将制造用片2设为切割片一体型粘合片时，通过使基材11在23℃下的拉伸弹性模量在上述范围内，在将制造用片2扩展而扩大半导体芯片彼此的间隔时，基材11不易断裂，故而优选。此外，基材11在23℃下的拉伸弹性模量可以使用拉伸试验机按照JISK 7127：1999而测定。
基材11的厚度(T1)没有特别限定，例如优选为10μm以上，特别优选为15μm以上。此外，该厚度(T1)例如优选为以500μm以下，特别优选为100μm以下。通过使基材11的厚度(T1)为上述范围，能够容易将所述的粘合剂层13的厚度(T2)相对于基材11的厚度(T1)的比(T2/T1)的值设定在所述范围，将制造用片1、2贴附在半导体晶圆时的操作性优异。其结果，能够有效地制造质量优异的层叠电路。
4.剥离片
剥离片14的构成为任意，例如可列举出聚对苯二甲酸乙二醇酯、聚对苯二甲酸丁二醇酯、聚萘二甲酸乙二醇酯等聚酯膜、聚丙烯、聚乙烯等聚烯烃膜等的塑料膜。优选对它们的剥离面(与粘合剂层13接触的面)实施剥离处理。作为用于剥离处理的剥离剂，例如，可列举出硅酮类、氟类、长链烷基类等的剥离剂。
剥离片的厚度没有特别限制，但通常为20μm以上、250μm以下。
5.三维集成层叠电路制造用片的制造方法
第一实施方式的三维集成层叠电路制造用片1可以以与以往的三维集成层叠电路制造用片同样的方式而制造。例如，制造具备剥离片14的三维集成层叠电路制造用片1时，可以通过制备含有：所述导热性填料、构成粘合剂层13的其他材料、及根据所需而进一步含有的溶剂或分散介质的涂布液，并使用模涂机、幕涂机、喷涂机、狭缝涂布机、刮刀涂布机等将该涂布液涂布在剥离片14的剥离面上，从而形成涂膜，使该涂膜干燥，由此能够制造制造用片2。涂布液只要能够进行涂布即可，其性状没有特别限定，有时将用于形成粘合剂层13的成分作为溶质而含有，有时将其作为分散质而含有。剥离片14可以作为工序材料而剥离，也可以保护粘合剂层13直到贴附于半导体晶圆上。
此外，作为在三维集成层叠电路制造用片1的两面分别层叠有2层的剥离片14的层叠体的制造方法，将涂布液涂布于所述的剥离片14的剥离面上从而形成涂膜，使其干燥从而形成由粘合剂层13和剥离片14构成的层叠体，将该层叠体的粘合剂层13中的与剥离片14相反的面贴附于其它剥离片14的剥离面上，从而得到由剥离片14/粘合剂层13/剥离板14构成的层叠体。该层叠体中的剥离片14可以作为工序材料而剥离，也可以保护粘合剂层13直到贴附于半导体晶圆上。
第二实施方式的三维集成层叠电路制造用片2可以以与以往的三维集成层叠电路制造用片2相同的方式而制造。例如，可以通过分别制造粘合剂层13与剥离片14的层叠体、以及粘着剂层12与基材11的层叠体，并以粘合剂层13与粘着剂层12接触的方式将这些层叠体贴合，从而到制造用片2。
通过制备用于形成粘合剂层13的所述的涂布液，并使用所述的涂布方法将其涂布于剥离片14的剥离面上，从而形成涂膜并使该涂膜干燥，能够得到粘合剂层13与剥离片14的层叠体。
作为上述溶剂，可列举出甲苯、乙酸乙酯、甲基乙基酮的有机溶剂等。通过掺合这些有机溶剂从而制成适当固体成分浓度的溶液，能够进一步抑制粘合剂层13的厚度(T2)的偏差，能够有效地形成具有关于厚度(T2)的所述的标准偏差的粘合剂层13。特别是从使涂布液均匀涂布的角度出发，涂布液的固体成分浓度优选为5质量％以上，特别优选为10质量％以上。此外，从同样的角度出发，该固体成分浓度优选为55质量％以下，优选为50质量％以下。通过使该固体成分浓度为5质量％以上，在形成涂膜时能够抑制收缩等的发生，且容易使溶剂充分干燥，更容易抑制粘合剂层13的厚度或物性的偏差。其结果，易于将粘合剂层13的厚度(T2)的标准偏差调整在所述范围之内。此外，通过使该固体成分浓度为55质量％以下，能够抑制涂布液中的填料的凝聚，容易将涂布液送液，能够抑制在与涂布方向垂直的方向上连续产生的涂布不均(横向不均)的产生，能够进一步抑制粘合剂层13的厚度偏差的发生。上述涂布液的使用B型粘度计而测定的在25℃下的粘度优选为20mPa·s以上，特别优选为25mPa·s以上。此外，该粘度优选为500mPa·s以下，特别优选为100mPa·s以下。
通过制备含有构成粘着剂层12的材料、及根据需要进一步含有溶剂或分散介质的涂布液，利用所述的涂布方法将其涂布于基材11的一面从而形成涂膜并使该涂膜干燥，由此能够得到粘着剂层12与基材11的层叠体。此外，作为粘着剂层12与基材11的层叠体的其他的制造方法，还可以通过在工序用剥离片的剥离面上形成粘着剂层12，随后将该粘着剂层12转印至基材11的一面，并将工序用剥离片从粘着剂层12上剥离，由此得到粘着剂层12与基材11的层叠体。
[三维集成层叠电路的制造方法]
使用本实施方式的三维集成层叠电路制造用片1、2，能够制造三维集成层叠电路。以下，对其制造方法的例子进行说明。
首先，将本实施方式的三维集成层叠电路制造用片1、2贴附于具有贯通电极的半导体晶圆的一面。具体而言，将三维集成层叠电路制造用片1、2的粘合剂层13侧的面贴附于半导体晶圆的一面。
另外，具有贯通电极的半导体晶圆有时强度较弱。因此，也可通过经由暂时固定材而固定于支撑玻璃等支撑物上，从而增强半导体晶圆。该情况下，将该层叠体的半导体晶圆侧的面与三维集成层叠电路制造用片1、2贴合之后，将支撑物与暂时固定材一起剥离。
使用本实施方式的三维集成层叠电路制造用片1时，进一步层叠切割片。该情况下，可先将切割片贴附于半导体晶圆，再将制造用片1贴附在该半导体晶圆的与切割片相反的侧的面。此外，也可以先将制造用片1贴附于半导体晶圆，再将切割片贴附于该半导体晶圆的与制造用片1相反的侧的面。或者，还可以在将制造用片1贴附于半导体晶圆而得到的层叠体的制造用片1一侧的面贴附切割片。另一方面，使用第二实施方式的三维集成层叠电路制造用片2时，没有必要进一步层叠切割片，在该制造用片2上可以进行以下的切割工序。
接着，将半导体晶圆切断为个别的芯片(切割工序)。此时，在将半导体晶圆切断的同时，也将粘合剂层13切断。晶圆的切断方法没有特别限定，可以使用以往公知的各种切割方法来进行。例如，可列举出使用切割刀片而将半导体晶圆切断的方法。此外，还可以采用激光切割等其他切割方法。
在切割工序之后，拾取半导体芯片。此时，该半导体芯片以贴附有被切片的粘合剂层13的状态而被拾取。即，贴附有粘合剂层13的半导体芯片从切割片的粘着剂层或三维集成层叠电路制造用片2的粘着剂层12上被剥离。另外，粘着剂层12由能量射线固化性粘着剂构成时，优选在拾取前对粘着剂层12照射能量射线。由此，由于该粘着剂的粘着力降低，因此半导体芯片的拾取变得容易。此外，还可根据所需在拾取之前，通过扩展切割片或三维集成层叠电路制造用片2来扩大半导体芯片彼此的间隔。
接着，将附有粘合剂层的半导体芯片载置于电路基板上。附有粘合剂层的半导体芯片以半导体芯片侧的电极与电路基板上的电极为相向的方式对准，从而被载置于电路基板上。
进一步，将附有粘合剂层的半导体芯片与电路基板进行加热加压后，进行冷却。由此，半导体芯片与电路基板经由粘合剂层13而粘合，半导体芯片的电极与电路基板中的芯片搭载部的电极经由形成于半导体芯片上的焊料凸块而被电接合。焊接的条件取决于所使用的金属组合物，例如为Sn-Ag时，优选以200～300℃加热1～30秒钟。
进行焊接后，使介于半导体芯片与电路基板之间的粘合剂层13固化。例如可以通过以100～200℃加热1～120分钟来进行固化。此外，该固化工序还可以在加压条件下进行。此外，当在上述焊接工序中粘合剂层13的固化已结束时，也可省略该固化工序。
接着，在如上所述地粘合于电路基板上的半导体芯片上，层叠新的附有粘合剂层的半导体芯片。此时，以新的附有粘合剂层的半导体芯片中的粘合剂层13侧的面、与层叠于电路基板上的半导体芯片的与电路基板相反的侧的面接触、且两个半导体芯片的贯通电极彼此电连接的方式进行层叠。然后，在新的被层叠的半导体芯片的贯通电极与层叠于电路基板上的半导体芯片的贯通电极之间进行焊接，进一步使介于这些半导体芯片之间的粘合剂层13固化。此时的焊接及粘合剂层13的固化可以利用上述的方法及条件而进行。由此，能够得到在电路基板上层叠有两个半导体芯片而成的层叠体。
反复进行如上所述的、在层叠于电路基板上的半导体芯片上层叠附有粘合剂层的半导体芯片并进行焊接及粘合剂层13的固化的工序，能够得到利用粘合剂层13的固化物将多个半导体芯片粘合而成的层叠电路。该层叠电路中，通过使粘合剂层13含有导热性填料，且粘合剂层13的厚度(T2)的标准偏差为所述范围，层叠电路的放热性优异。因此，通过使用本实施方式的三维集成层叠电路制造用片1、2，能够制造具有高可靠性的层叠电路。
另外，以上所说明的层叠电路的制造方法中，虽然每层叠一个半导体芯片，就进行焊接及粘合剂层13的固化，但是为了制程的效率化，也可以在层叠多个半导体芯片之后，在最后一并进行这些半导体芯片之间的焊接、及介于这些半导体芯片之间的粘合剂层13的固化。
以上所说明的实施方式是为了容易理解本发明而记载，不是为了限定本发明而记载。因此，上述实施方式所公开的各要素包含属于本发明的技术范围的全部设计变更或均等物的宗旨。
实施例
以下，通过示出实施例及试验例等对本发明进行更详细的说明，但本发明并不受下述试验例等的任何限定。
[实施例1～7、比较例1]
使用甲基乙基酮将含有表1所示的构成成分的组合物以固体成分浓度为40质量％的方式进行稀释，得到了涂布液。使用B型粘度计测定该涂布液在25℃下的粘度，结果为50mPa·s。将该涂布液涂布于经硅酮处理的剥离膜(LINTEC CORPORATION.制造、SP-PET381031)上，并利用烘箱将所得到的涂膜以100℃干燥1分钟，由此得到了由厚度为45μm的粘合剂层与剥离膜构成的第一层叠体。
将使丙烯酸2-乙基己酯80质量份、丙烯酸甲酯10质量份及丙烯酸2-羟基乙酯10质量份共聚而成的丙烯酸共聚物(重均分子量：70万)100质量份(固体成分换算值；以下相同)、与异氰酸酯类交联剂(Nippon Polyurethane Industry Co.,Ltd.制造、CORONATE L)10质量份混合，制备了粘着剂组合物。
将如上所述而得到的粘着剂组合物涂布于作为基材的乙烯-甲基丙烯酸共聚物(EMAA)膜(厚度：100μm，拉伸弹性模量：230MPa)的一面上，从而形成了涂膜。由此，得到了由厚度为10μm的粘着剂层与基材构成的第二层叠体。使用后述的方法测定该粘着剂层在23℃下的储能模量，其结果为4.6×105Pa。
接着，通过将第一层叠体的粘合剂层侧的面、与第二层叠体的粘着剂层侧的面贴合，由此得到了三维集成层叠电路制造用片。
[比较例2]
使用甲基乙基酮将含有表1所示的构成成分的组合物以固体成分浓度为55％质量的方式进行稀释，得到了涂布液。使用B型粘度计测定该涂布液在25℃下的粘度，其结果为150mPa·s。除了使用该涂布液形成粘合剂层以外，以与实施例1同样的方式得到了三维集成层叠电路制造用片。
此处，表1所示的构成成分的详情如下所述。
高分子量成分
·双酚A(BPA)/双酚F(BPF)共聚型苯氧基树脂：Tohto Kasei Co.,Ltd.制造、产品名称“ZX-1356-2”、玻璃化转变温度71℃、重均分子量6万
热固化性成分
·环氧树脂1：三(羟苯基)甲烷型固体环氧树脂、JAPAN EPOXY RESINS CO.LTD.制造、产品名称“E1032H60”、5重量％减少温度350℃、固体、熔点60℃
·环氧树脂2：Bis-F型液状环氧树脂、JAPAN EPOXY RESINS CO.LTD.制造、产品名称“YL-983U”、环氧基当量184
·环氧树脂3：长链Bis-F改性型环氧树脂、JAPAN EPOXY RESINS CO.LTD.制造、产品名称“YL-7175”
固化催化剂
·2MZA-PW：2,4-二氨基-6-[2’-甲基咪唑基-(1’)]-乙基-s-三嗪、SHIKOKUCHEMICALS CORPORATION.制造、产品名称“2MZA-PW”、熔点250℃
熔剂成分
·松香衍生物：荒川化学工业制、软化点124～134℃
填料
·导热性填料(球状氧化铝)；球状氧化铝、Denka Company Limited制造、产品名称“DAM-0”、平均粒径3μm、热导率40W/m·K
·导热性填料(球状氧化锌)：球状氧化锌、SAKAI CHEMICAL INDUSTRY CO.,LTD.制造、平均粒径0.6μm、热导率54W/m·K
·导热性填料(氮化硼)：氮化硼、SHOWA DENKO K.K.制造、产品名称“UHP-2”、形状：板状、平均粒径11.8μm、径厚比11.2、长轴方向的热导率200W/m·K
·熔融二氧化硅填料：平均粒径3μm、热导率2W/m·K
此外，关于所述的粘着剂层在23℃下的储能模量，通过将粘着剂层多个层叠而制造厚度为800μm的粘着剂层的层叠体，对将该粘着剂层的层叠体冲切为直径为10mm的圆形而得到的测定用试料，使用动态粘弹性测定装置(TA Instruments.制造、ARES)以频率1Hz、测定温度范围-50～150℃、升温速度3℃/min的条件测定储能模量(Pa)。
[试验例1]热导率的测定
对于各个实施例及比较例，使用甲基乙基酮将含有表1所示的构成成分的组合物以固体成分浓度为40质量％的方式进行稀释，并将其涂布于经硅酮处理的剥离膜(LINTECCORPORATION.制造、SP-PET381031)上，利用烘箱将所得到的涂膜以100℃干燥1分钟，由此形成了厚度为40μm的粘合剂层。将按照该步骤而得到的粘合剂层以厚度为2mm的方式进行多层层叠。由该厚度为2mm的层叠体冲切直径为5cm的圆盘状粘合剂层，将其作为用于测定的试料。
以130℃加热该试料2小时从而使其固化后，使用热导率测定装置(EKOInstruments制造、HC-110)测定了热导率(W/m·K)。结果示于表2。
[试验例2]粘合剂层的厚度及该厚度的标准偏差的测定
对于实施例及比较例中制造的第一层叠体，对粘合剂层的厚度(T2)，以50mm间隔合计测定了100点。基于该测定结果算出了厚度(T2)的平均值(μm)及厚度(T2)的标准偏差(μm)。结果示于表2。
[试验例3]基于温度循环试验的放热性的评价
准备在一面形成有凸块并在另一面形成有衬垫的评价用晶圆，使用全自动多晶圆贴片机(LINTEC CORPORATION.制造、RAD-2700F/12)将实施例及比较例中制造的三维集成层叠电路制造用片贴附于该评价用晶圆的形成有凸块一侧的面，并进一步将其固定于环状框。
接着，使用全自动切割锯(DISCO CORPORATION.制造、DFD651)一同切割粘合剂层及评价用晶圆，从而切片为具有俯视为7.3mm×7.3mm的大小的芯片。
接着，使用倒装焊接机(TORAY ENGINEERING Co.,Ltd.制造、FC3000W)，同时拾取被切片的粘合剂层及芯片之后，将其倒装焊接于基板。随后，将第二层的附有粘合剂层的芯片倒装焊接于暂时放置于基板上的第一层芯片上。重复该工序从而制造了在基板上层叠合计5层的芯片而成的半导体装置。
在以-55℃、10分钟及125℃、10分钟设为一个循环的环境下，对所得到的半导体装置进行了实施1000个循环的温度循环试验。针对该试验前后的半导体装置，使用数字万用表测定半导体芯片之间的连接电阻值，并测定了试验后的半导体装置的连接电阻值相对于试验前的半导体装置的连接电阻值的变化率。然后，按照以下的评价基准评价了连接可靠性。结果示于表2。
○：连接电阻值的变化率为20％以下。
×：连接电阻值的变化率为大于20％。
[试验例4]埋入性的评价
通过试验例3中记载的方法制造了多个半导体装置。使用数字显微镜观察由这些半导体装置中随意选择的5个半导体装置的4个侧面，确认在凸块处是否产生裂纹、及向粘合剂层中的凸块的埋入状态，同时测定了各自的面的层叠方向的厚度。基于这些结果，按照以下的评价基准评价了实施例及比较例中得到的三维集成层叠电路制造用片的凸块的埋入性。结果示于表2。
○：5个半导体装置全部在凸块处不产生裂纹、凸块良好地被埋入粘合剂层中、且层叠方向的厚度在4个侧面间相同。
×：5个半导体装置中，在凸块处产生裂纹、或凸块没有充分埋入粘合剂层中、或层叠方向的厚度在4个侧面间不相同。
[表1]
Figure GDA0001689393510000321
[表2]
Figure GDA0001689393510000331
由表2可知，实施例的三维集成层叠电路制造用片中的粘合剂层具有0.5W/m·K以上的优异的热导率，且粘合剂层的厚度(T2)的标准偏差为2.0μm以下。而且，对于使用实施例中得到的三维集成层叠电路制造用片制成的层叠电路，确认到放热性优异，温度循环试验的结果良好，且凸块的埋入性也优异。
另一方面，比较例的三维集成层叠电路制造用片的粘合剂层的热导率为0.3W/m·K、为不充分的值，使用该制造用片制成的层叠电路的放热性也不充分。进一步，关于比较例2的三维集成层叠电路制造用片，其粘合剂层的厚度(T2)的标准偏差为2.5μm，层叠电路的放热性不充分，且凸块的埋入性差。
工业实用性
本发明的三维集成层叠电路制造用片的放热性优异，能够适用于制造具有高可靠性的层叠电路。
附图标记说明
1、2：三维集成层叠电路制造用片；
11：基材；
12：粘着剂层；
13：粘合剂层；
14：剥离片。

Claims (15)

1.一种三维集成层叠电路制造用片，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，其特征在于，
所述三维集成层叠电路制造用片至少具备固化性的粘合剂层，
所述粘合剂层含有导热性填料，所述导热性填料在25℃下的热导率为10W/m·K以上，
所述粘合剂层的厚度(T2)的标准偏差为2.0μm以下，
构成所述粘合剂层的材料含有高分子量成分，
所述高分子量成分为选自(甲基)丙烯酸类树脂、苯氧基树脂、聚酯树脂、聚氨酯树脂、聚酰亚胺树脂、聚酰胺酰亚胺树脂、硅氧烷改性聚酰亚胺树脂、聚丁二烯树脂、聚丙烯树脂、苯乙烯-丁二烯-苯乙烯共聚物、苯乙烯-乙烯-丁烯-苯乙烯共聚物、聚缩醛树脂、聚乙烯醇缩醛树脂、丁基橡胶、氯丁二烯橡胶、聚酰胺树脂、丙烯腈-丁二烯共聚物、丙烯腈-丁二烯-丙烯酸共聚物、丙烯腈-丁二烯-苯乙烯共聚物及聚乙酸乙烯酯中的至少1种，
所述苯氧基树脂为选自双酚A型、双酚F型、双酚A/双酚F共聚型及联苯酚型中的至少1种的苯氧基树脂。
2.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述导热性填料由选自金属氧化物、碳化物、氮化物及金属氢氧化物的材料构成。
3.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述粘合剂层中的所述导热性填料的含量为35质量％以上95质量％以下。
4.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述导热性填料的平均粒径为0.01μm以上20μm以下。
5.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述粘合剂层固化后的热导率为0.5W/m·K以上8.0W/m·K以下。
6.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，构成所述粘合剂层的材料含有热固化性成分及固化催化剂。
7.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述高分子量成分的玻璃化转变温度为50℃以上。
8.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，构成所述粘合剂层的材料含有熔剂成分。
9.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述粘合剂层的厚度为2μm以上500μm以下。
10.根据权利要求1所述的三维集成层叠电路制造用片，其特征在于，所述三维集成层叠电路制造用片进一步具备：粘着剂层和基材，其中，所述粘着剂层层叠在所述粘合剂层的一面侧，所述基材层叠在所述粘着剂层的与所述粘合剂层相反的面侧。
11.根据权利要求10所述的三维集成层叠电路制造用片，其特征在于，所述基材的厚度为10μm以上500μm以下。
12.根据权利要求10所述的三维集成层叠电路制造用片，其特征在于，所述粘合剂层的厚度(T2)相对于所述基材的厚度(T1)的比(T2/T1)为0.01以上5.0以下。
13.根据权利要求10所述的三维集成层叠电路制造用片，其特征在于，所述粘着剂在23℃下的储能模量为1×103Pa以上1×109Pa以下。
14.根据权利要求10所述的三维集成层叠电路制造用片，其特征在于，所述基材在23℃下的拉伸弹性模量为100MPa以上5000MPa以下。
15.一种三维集成层叠电路的制造方法，其特征在于，包括以下工序：
将权利要求1～9中任一项所述的三维集成层叠电路制造用片的所述粘合剂层的一面或权利要求10至14中任一项所述的三维集成层叠电路制造用片的所述粘合剂层的与所述粘着剂层相反的面、与具备贯通电极的半导体晶圆的至少一面贴合的工序；
将所述半导体晶圆与所述三维集成层叠电路制造用片的所述粘合剂层一同切割，从而切片为附有粘合剂层的半导体芯片的工序；
将切片而成的多个所述附有粘合剂层的半导体芯片，以所述贯通电极彼此电连接且所述粘合剂层与所述半导体芯片交替配置的方式进行多个层叠，从而得到半导体芯片层叠体的工序；以及
使所述半导体芯片层叠体的所述粘合剂层固化，从而将构成所述半导体芯片层叠体的所述半导体芯片彼此粘合的工序。
CN201780004484.9A 2016-04-05 2017-02-13 三维集成层叠电路制造用片及三维集成层叠电路的制造方法 Active CN108463527B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-076188 2016-04-05
JP2016076188 2016-04-05
PCT/JP2017/005142 WO2017175481A1 (ja) 2016-04-05 2017-02-13 三次元集積積層回路製造用シートおよび三次元集積積層回路の製造方法

Publications (2)

Publication Number Publication Date
CN108463527A CN108463527A (zh) 2018-08-28
CN108463527B true CN108463527B (zh) 2021-02-09

Family

ID=60000324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780004484.9A Active CN108463527B (zh) 2016-04-05 2017-02-13 三维集成层叠电路制造用片及三维集成层叠电路的制造方法

Country Status (4)

Country Link
KR (1) KR102625368B1 (zh)
CN (1) CN108463527B (zh)
TW (1) TWI722115B (zh)
WO (1) WO2017175481A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7311618B2 (ja) * 2019-09-30 2023-07-19 富士フイルム株式会社 接着シートおよび電子部品
WO2022230899A1 (ja) * 2021-04-28 2022-11-03 富士フイルム株式会社 接合体の製造方法、半導体デバイスの製造方法、及び、樹脂組成物。

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010368A (ja) 2008-06-26 2010-01-14 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
CN101939825B (zh) * 2008-02-07 2013-04-03 住友电木株式会社 半导体用膜、半导体装置的制造方法以及半导体装置
JP4813509B2 (ja) * 2008-03-13 2011-11-09 日東電工株式会社 両面粘着シートとその製造方法及びプラスチックフィルムの固定方法
JP5444986B2 (ja) * 2009-09-16 2014-03-19 東レ株式会社 半導体用接着組成物、それを用いた半導体装置
JP2011187571A (ja) * 2010-03-05 2011-09-22 Nitto Denko Corp ダイシング・ダイボンドフィルム
JP5831122B2 (ja) * 2010-10-18 2015-12-09 三菱化学株式会社 三次元集積回路用の層間充填材組成物、塗布液及び三次元集積回路の製造方法
JP2012216837A (ja) * 2011-03-31 2012-11-08 Mitsubishi Chemicals Corp 三次元集積回路積層体
KR20140007429A (ko) * 2011-03-31 2014-01-17 미쓰비시 가가꾸 가부시키가이샤 삼차원 집적 회로 적층체, 및 삼차원 집적 회로 적층체용 층간 충전재
WO2014069638A1 (ja) * 2012-11-05 2014-05-08 リンテック株式会社 粘着シート
JP6021263B2 (ja) * 2013-01-29 2016-11-09 日東電工株式会社 粘着テープ

Also Published As

Publication number Publication date
WO2017175481A1 (ja) 2017-10-12
KR20180131529A (ko) 2018-12-10
CN108463527A (zh) 2018-08-28
KR102625368B1 (ko) 2024-01-15
TWI722115B (zh) 2021-03-21
TW201802973A (zh) 2018-01-16

Similar Documents

Publication Publication Date Title
JP6670156B2 (ja) 回路部材接続用シートおよび半導体装置の製造方法
JP5157229B2 (ja) 接着シート
KR20170131355A (ko) 필름 형상 접착제용 조성물, 필름 형상 접착제, 필름 형상 접착제의 제조 방법, 필름 형상 접착제를 이용한 반도체 패키지 및 그 제조 방법
JPWO2020013250A1 (ja) 半導体装置の製造方法、熱硬化性樹脂組成物及びダイシング・ダイボンディング一体型フィルム
JP2012089630A (ja) 半導体用フィルムおよび半導体装置
JP2010182816A (ja) 熱硬化型ダイボンドフィルム
JP2008231366A (ja) 粘接着剤組成物、粘接着シートおよび半導体装置の製造方法
JP2009049253A (ja) 接着フィルム
CN108463527B (zh) 三维集成层叠电路制造用片及三维集成层叠电路的制造方法
JP2018145346A (ja) 回路部材接続用シートおよび半導体装置の製造方法
JP6094031B2 (ja) 接着剤組成物、接着シート及び半導体装置
JP2012153851A (ja) 半導体装置及びフィルム状接着剤
KR102571295B1 (ko) 삼차원 집적 적층 회로 제조용 시트 및 삼차원 집적 적층 회로의 제조 방법
CN108475670B (zh) 三维集成层叠电路制造用片及三维集成层叠电路的制造方法
JP6174293B1 (ja) 三次元集積積層回路製造用シートおよび三次元集積積層回路の製造方法
JP5564782B2 (ja) 接着剤組成物、フィルム状接着剤、接着シート及び半導体装置
JP5863914B1 (ja) 半導体加工用テープ及びこれを使用して製造する半導体装置の製造方法
JP2014107397A (ja) 半導体装置の製造方法
JPWO2017090439A1 (ja) 回路部材接続用樹脂シート
JP6768188B2 (ja) 接着フィルム用接着剤組成物及びその製造方法
JP2012094586A (ja) 半導体装置の製造方法
WO2015046082A1 (ja) 半導体装置の製造方法
JPWO2017090440A1 (ja) 回路部材接続用樹脂シート
JP2016072400A (ja) 半導体装置の製造方法
JP2015065322A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant