CN108447515A - 一种基于FinFET的读写分离存储单元 - Google Patents

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杨会山
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Abstract

本发明公开了一种基于FinFET的读写分离存储单元，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、位线、字线、第一写字线、第二写字线和虚地线，第一FinFET管和第三FinFET管分别为P型FinFET管，第二FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管分别为N型FinFET管；优点是在保证读操作稳定性的基础上，写噪声容限高，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据。

Description

一种基于FinFET的读写分离存储单元
技术领域
本发明涉及一种存储单元，尤其是涉及一种基于FinFET的读写分离存储单元。
背景技术
随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字***中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，Static Random Access Memory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他***电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。
传统的采用FinFET设计的存储单元为BSIMIMG工艺库中经典存储单元。BSIMIMG工艺库中经典存储单元的电路图如图1所示。该存储单元由六个FinFET管(M1、M2、M3、M4、M5和M6)组成，其中FinFET管M1和FinFET管M3构成一个反相器，FinFET管M2和FinFET管M4构成另一个反相器。该存储单元中由FinFET管M1和FinFET管M2构成的上拉网络可以使FinFET管M1和FinFET管M3构成的反相器以及FinFET管M2和FinFET管M4构成的反相器的反向阈值电压提高，在读操作时数据不容易遭到破坏，读稳定性更好，但是在写操作时(写入“1”和“0”)，FinFET管M4和FinFET管M6会对写入电压进行分压，使得写入的数据值较小，由此导致噪声容限较小，以致写入到输出端Q和反相输出端Qb处的存储值结果不稳定，电路功能很不稳定；并且，由FinFET管M3和FINFET管M4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。
鉴此，设计一种在保证读操作稳定性的基础上，写噪声容限高，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据的基于FinFET的读写分离存储单元具有重要意义。
发明内容
本发明所要解决的技术问题是提供一种在保证读操作稳定性的基础上，写噪声容限高，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据的基于FinFET的读写分离存储单元。
本发明解决上述技术问题所采用的技术方案为：一种基于FinFET的读写分离存储单元，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、位线、字线、第一写字线、第二写字线和虚地线，所述的第一FinFET管和所述的第三FinFET管分别为P型FinFET管，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管分别为N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管分别为低阈值FinFET管，所述的第八FinFET管为高阈值FinFET管，所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第三FinFET管的源极和所述的第三FinFET管的背栅均接入电源，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极、所述的第四FinFET管的漏极和所述的第五FinFET管的漏极连接且其连接端为所述的读写分离存储单元的输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极、所述的第六FinFET管的背栅和所述的第八FinFET管的前栅连接且其连接端为所述的读写分离存储单元的反相输出端，所述的第二FinFET管的背栅、所述的第二FinFET管的源极、所述的第四FinFET管的背栅和所述的第四FinFET管的源极均接大地，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的第二写字线连接，所述的第五FinFET管的源极、所述的第六FinFET管的源极、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接，所述的第六FinFET管的前栅和所述的第一写字线连接，所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的背栅和所述的字线连接，所述的第七FinFET管的源极和所述的位线连接，所述的第八FinFET管的源极和所述的虚地线连接。
所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管得阈值电压均为0.3V，所述的第八FinFET管的阈电压为0.6V。
与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、位线、字线、第一写字线、第二写字线和虚地线构成读写分离存储单元，该读写分离存储单元具有单端抗干扰以及交叉点数据识别写字线结构特征，第一FinFET管、第二FinFET管、第三FinFET管和第四FinFET管构成一对交叉偶尔的反相器用于存取数据，第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管构成读写端，在保持模式下，字线WL、第一读字线WWLA和第二读字线WWLB是失效的，虚地线VVSS被提升到电源VDD，数据被一对交叉耦合的反相器保持，同时第一FinFET管、第二FinFET管、第三FinFET管和第四FinFET管与位线BL分离，在读操作模式时，读期间，字线WL有效，虚地线VVSS降为大地GND低电平，第一写字线WWLA和第二写字线WWLB无效，第七FinFET管和第八FinFET管构成缓冲器使得反相输出端(反相存储点)Qb有条件的放电到位线BL，此时可以捕捉到BL上电压的变化从而读出数据，在读模式时由于第一读字线WWLA和第二读字线WWLB无效，存储单元的读噪声容限基本等于保持期间的噪声容限，相比传统的有很大的提升，在写操作模式时，具有数据识别的功能，在写“1”模式时，字线WL和第一写字线WWLA为有效高电平，虚地线VVSS和位线BL降到大地GND，同时第二写字线WWLB无效，输出端(存储点)Q经过第五FinFET管和第七FinFET管到位线BL放电，又经过B8到VVSS放电，从而对Q点写入“0”，两条放电路径使得写入“0”更容易。写“0”模式时，WL和WWLB为有效高电平，VVSS和BL降到GND，同时WWLA无效。存储点Q通过B5和B7到BL形成放电路径，通过第八FinFET管到虚地线VVSS也形成一条放电路径，两条路径对于写“0”也很有力，不管写入什么数据位线上的电压均为低电压，第一写字线WWLA和第二写字线WWLB会使得存储单元处于半选状态，使得功耗大大减小，由此本发明的读写分离存储单元在保证读操作稳定性的基础上，写噪声容限高，存储值结果稳定，电路功能稳定，且漏功耗较小，同时延时也较小，利于快速稳定存取数据。
附图说明
图1为BSIMIMG工艺库中经典存储单元的电路图；
图2为本发明的基于FinFET器件的读写分离存储单元的电路图；
图3为标准电压(1v)，频率1G条件下，本发明的基于FinFET器件的读写分离存储单元在BSIMIMG标准工艺下的仿真波形图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图2所示，一种基于FinFET的读写分离存储单元，包括第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8、位线BL、字线WL、第一写字线WWLA、第二写字线WWLB和虚地线VVSS，第一FinFET管B1和第三FinFET管B3分别为P型FinFET管，第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7和第八FinFET管B8分别为N型FinFET管，第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第七FinFET管B7分别为低阈值FinFET管，第八FinFET管B8为高阈值FinFET管，第一FinFET管B1鳍的数量为1，第二FinFET管B2鳍的数量为1，第三FinFET管B3鳍的数量为1，第四FinFET管B4鳍的数量为1，第五FinFET管B5鳍的数量为1，第六FinFET管B6鳍的数量为1，第七FinFET管B7鳍的数量为1，第八FinFET管B8鳍的数量为1；第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极和第三FinFET管B3的背栅均接入电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为读写分离存储单元的输出端Q，第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第六FinFET管B6的漏极、第六FinFET管B6的背栅和第八FinFET管B8的前栅连接且其连接端为读写分离存储单元的反相输出端Qb，第二FinFET管B2的背栅、第二FinFET管B2的源极、第四FinFET管B4的背栅和第四FinFET管B4的源极均接大地GND，第五FinFET管B5的前栅、第五FinFET管B5的背栅和第二写字线WWLB连接，第五FinFET管B5的源极、第六FinFET管B6的源极、第七FinFET管B7的漏极和第八FinFET管B8的漏极连接，第六FinFET管B6的前栅和第一写字线WWLA连接，第七FinFET管B7的前栅、第七FinFET管B7的背栅、第八FinFET管B8的背栅和字线WL连接，第七FinFET管B7的源极和位线BL连接，第八FinFET管B8的源极和虚地线VVSS连接。
实施例二：如图2所示，一种基于FinFET的读写分离存储单元，包括第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8、位线BL、字线WL、第一写字线WWLA、第二写字线WWLB和虚地线VVSS，第一FinFET管B1和第三FinFET管B3分别为P型FinFET管，第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7和第八FinFET管B8分别为N型FinFET管，第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第七FinFET管B7分别为低阈值FinFET管，第八FinFET管B8为高阈值FinFET管，第一FinFET管B1鳍的数量为1，第二FinFET管B2鳍的数量为1，第三FinFET管B3鳍的数量为1，第四FinFET管B4鳍的数量为1，第五FinFET管B5鳍的数量为1，第六FinFET管B6鳍的数量为1，第七FinFET管B7鳍的数量为1，第八FinFET管B8鳍的数量为1；第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极和第三FinFET管B3的背栅均接入电源VDD，第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为读写分离存储单元的输出端Q，第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第六FinFET管B6的漏极、第六FinFET管B6的背栅和第八FinFET管B8的前栅连接且其连接端为读写分离存储单元的反相输出端Qb，第二FinFET管B2的背栅、第二FinFET管B2的源极、第四FinFET管B4的背栅和第四FinFET管B4的源极均接大地GND，第五FinFET管B5的前栅、第五FinFET管B5的背栅和第二写字线WWLB连接，第五FinFET管B5的源极、第六FinFET管B6的源极、第七FinFET管B7的漏极和第八FinFET管B8的漏极连接，第六FinFET管B6的前栅和第一写字线WWLA连接，第七FinFET管B7的前栅、第七FinFET管B7的背栅、第八FinFET管B8的背栅和字线WL连接，第七FinFET管B7的源极和位线BL连接，第八FinFET管B8的源极和虚地线VVSS连接。
本实施例中，第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第七FinFET管B7得阈值电压均为0.3V，第八FinFET管B8的阈电压为0.6V。
为了验证本发明的基于FinFET的读写分离存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为1GHz的条件下，电源电压1V和0.7V条件下分别使用电路仿真工具HSPICE对本发明的基于FinFET的读写分离存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的标准电源电压为1V，并同时对比两个电路读操作和写操作的噪声容限。标准电压(1v)下，本发明的基于FinFET的读写分离存储单元在BSIMIMG标准工艺的仿真波形如图3所示，分析图3可知，本发明的基于FinFET的读写分离存储单元具有正确的工作逻辑。
表1为在BSIMIMG标准工艺下，电源电压为1V，输入频率为1GHz时，本发明的基于FinFET的读写分离存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表1
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 8 15.37 50.06 0.769
经典存储单元 6 18.25 57.24 1.045
从表1中可以得出：本发明的基于FinFET的读写分离存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.78％，平均总功耗降低了12.54％，功耗延时积降低了26.41％。
表2为在BSIMIMG标准工艺下，电源电压为0.7V，输入频率为1GHz时，本发明的基于FinFET的读写分离存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
表2
电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 8 25.86 30.28 0.783
经典存储单元 6 30.56 39.13 1.196
从表2中可以得出：本发明的基于FinFET的读写分离存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低15.38％，平均总功耗降低了22.62％，功耗延时积降低了34.53％。
表3为在BSIMIMG标准工艺下，电源电压为0.7V，输入频率为1GHz时，本发明的基于FinFET的读写分离存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作/写操作噪声容限比较数据
表3
从表3中可以得出：本发明的基于FinFET的读写分离存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，读噪声容限增加了228.26％，写噪声容限增加了73.88％。
由上述的比较数据可见，本发明的基于FinFET的读写分离存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较，在保证读操作稳定性的基础上，写操作时噪声容限较大，写入到输出端Q和反相输出端Qb处的存储值结果稳定，电路功能稳定，并且电路的功耗和功耗延时积也得到了优化，运行速度得到了提高。

Claims (2)

1.一种基于FinFET的读写分离存储单元，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、位线、字线、第一写字线、第二写字线和虚地线，所述的第一FinFET管和所述的第三FinFET管分别为P型FinFET管，所述的第二FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第七FinFET管和所述的第八FinFET管分别为N型FinFET管，所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管分别为低阈值FinFET管，所述的第八FinFET管为高阈值FinFET管，所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1；所述的第一FinFET管的源极、所述的第一FinFET管的背栅、所述的第三FinFET管的源极和所述的第三FinFET管的背栅均接入电源，所述的第一FinFET管的前栅、所述的第二FinFET管的前栅、所述的第三FinFET管的漏极、所述的第四FinFET管的漏极和所述的第五FinFET管的漏极连接且其连接端为所述的读写分离存储单元的输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极、所述的第六FinFET管的背栅和所述的第八FinFET管的前栅连接且其连接端为所述的读写分离存储单元的反相输出端，所述的第二FinFET管的背栅、所述的第二FinFET管的源极、所述的第四FinFET管的背栅和所述的第四FinFET管的源极均接大地，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的第二写字线连接，所述的第五FinFET管的源极、所述的第六FinFET管的源极、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接，所述的第六FinFET管的前栅和所述的第一写字线连接，所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的背栅和所述的字线连接，所述的第七FinFET管的源极和所述的位线连接，所述的第八FinFET管的源极和所述的虚地线连接。
2.根据权利要求1所述的一种基于FinFET的读写分离存储单元，其特征在于所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管得阈值电压均为0.3V，所述的第八FinFET管的阈电压为0.6V。
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