CN108428639B - 一种实现集成电路连线开路至短路转变的方法 - Google Patents
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Abstract
本发明提供一种实现集成电路连线开路至短路转变的方法，属于集成电路技术领域，包括：步骤S1、提供一待处理集成电路，所述待处理集成电路具有处于开路状态的两个待处理金属线；步骤S2、提供一测试线，将所述测试线部分置于两个所述待处理金属线之间，且与每个所述待处理金属线之间分别具有预设间隔；步骤S3、基于所述测试线进行电迁移测试，以使所述测试线中的预设原子在预设位置堆积形成金属凸起并挤压两侧的所述待处理金属线，以使两个所述待处理金属线由开路状态转为短路状态。本发明的有益效果：可以方便的对集成电路连线进行open to short的修改，具有非破坏性，快速，经济，样品量大，利于对测试结果进行统计分析等优点。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种实现集成电路连线开路至短路转变的方法。
背景技术
在集成电路设计及可靠性评估领域，经常需要对后段连线进行开路至短路(opento short)的物理修改。例如，在集成电路设计中，需要对芯片问题处作针对性的修改及测试以快速验证设计方案；在等离子损伤(Plasma induced damage，PID)可靠性评估中，为了快速查找失效层(fail layer)，需要将原本在器件晶元(Device wafer)顶部设置的顶部金属(top metal)通过金属连接跳线(jumper metal)连接到PAD的PID测试结构，提前在M1连接到PAD上，在非全制程的晶元上进行测试。
目前主要的方法是用聚焦离子束(Focused Ion beam，FIB)沉积金属来进行电路的修改。借助FIB沉积金属来进行电路的修改，其主要缺点是破坏性，昂贵，耗时，并且样品量有限，不利于对测试结果进行统计分析。
发明内容
针对现有技术中存在的问题，本发明涉及一种实现集成电路连线开路至短路转变的方法。
本发明采用如下技术方案：
一种实现集成电路连线开路至短路转变的方法，包括：
步骤S1、提供一待处理集成电路，所述待处理集成电路具有处于开路状态的两个待处理金属线；
步骤S2、提供一测试线，将所述测试线部分置于两个所述待处理金属线之间，且与每个所述待处理金属线之间分别具有预设间隔；
步骤S3、基于所述测试线进行电迁移测试，以使所述测试线中的预设原子在预设位置堆积形成金属凸起并挤压两侧的所述待处理金属线，以使两个所述待处理金属线由开路状态转为短路状态。
优选的，两个所述待处理金属线之间平行。
优选的，所述测试线与任意一个所述待处理金属线之间相互平行。
优选的，所述测试线包括阴极部分和阳极部分。
优选的，所述步骤S2-S3中，所述测试线的阳极部分位于两个所述待处理金属线之间。
优选的，所述步骤S2-S3中，所述测试线的阳极部分宽度大小于阴极部分宽度。
优选的，所述待处理集成电路为一集成在芯片上的集成电路。
优选的，所述待处理金属线为所述芯片的外接金属引线。
优选的，所述预设原子为铜原子或铝原子。
本发明的有益效果：可以方便的对集成电路连线进行open toshort的修改，具有非破坏性，快速，经济，样品量大，利于对测试结果进行统计分析等优点。
附图说明
图1为现有技术中，等离子损伤可靠性评估测试结构的示意图；
图2为本发明的一种优选实施例中，实现集成电路连线开路至短路转变的方法的流程图；
图3-4为本发明的一种优选实施例中，实现集成电路连线开路至短路转变的方法的流程示意图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
如图1所示，现有技术中，在等离子损伤(Plasma induceddamage，PID)可靠性评估中，为了快速查找失效层(fail layer)，需要将原本在器件晶元(Device wafer)顶部设置的顶部金属(top metal)通过金属连接线(jumper metal)连接到PAD的PID测试结构，提前在M1连接到PAD上，在非全制程的晶元上进行测试。借助FIB沉积金属来进行电路的修改，其主要缺点是破坏性，昂贵，耗时，并且样品量有限，不利于对测试结果进行统计分析
如图2-4所示，一种实现集成电路连线开路至短路转变的方法，包括：
步骤S1、提供一待处理集成电路，上述待处理集成电路具有处于开路状态的两个待处理金属线(4、5)；
步骤S2、提供一测试线1，将上述测试线1部分置于两个上述待处理金属线(4、5)之间，且与每个上述待处理金属线(4、5)之间分别具有预设间隔；
步骤S3、基于上述测试线1进行电迁移测试，以使上述测试线1中的铜原子(预设原子)在预设位置堆积形成凸起并挤压两侧的上述待处理金属线(4、5)，以使两个上述待处理金属线(4、5)由开路状态转为短路状态。
在本实施例中，电迁移(electromigration)是一种由于导体中离子的逐步运动而导致的物质转移现象，其是由导电电子与扩散的金属原子之间的动量转移导致的。当电迁移发生时，一个运动电子的部分动量转移到邻近的激活离子，这会导致该离子离开原始位置。当电流密度较大时，电子在静电场力的驱动下从阴极向阳极定向移动形成电子风(electron wind)，进而会引起庞大数量的原子远离它们的原始位置。随着时间推移，电迁移会导致导体，尤其是狭窄的导线中出现断裂或缺口进而导致阻止电的流动，这种缺陷被称为空洞(void)或内部失效，即开路。电迁移还会导致导体中的原子堆积并向邻近导体漂移形成突起物(hillock)，产生意外的电连接，即短路。
基于EM测试结构，在test line阳极设计与之平行的两条metal line(金属线),space满足minimum design rule(最小设计规则)，以期得到较小的编程后电阻，但这不作为本专利的限定条件。
EM test line设计为阴极宽阳极窄的非对称结构，以诱导EM发生在电流密度更大的阳极端。
设计EM测试结构，在test line阳极设计与之平行的两条metal line。进行EMstress，利用EM test line中不同的电流密度，诱导EM发生于特定区域，并利用该区域EM发生时Cu(或Al)的extrusion,将原本断路的两条metal line短接。实现open to short的状态转变。
可以方便的对集成电路连线进行open to short的修改，具有非破坏性，快速，经济，样品量大，利于对测试结果进行统计分析等优点。
较佳的实施例中，两个上述待处理金属线(4、5)之间平行。
较佳的实施例中，上述测试线1与任意一个上述待处理金属线(4、5)之间相互平行。
较佳的实施例中，上述测试线1包括阴极部分2和阳极部分3。
较佳的实施例中，上述步骤S2-S3中，上述测试线1的阳极部分3位于两个上述待处理金属线(4、5)之间。
较佳的实施例中，上述步骤S2-S3中，上述测试线1的阳极部分3宽度小于阴极部分2宽度。
较佳的实施例中，上述待处理集成电路为一集成在芯片上的集成电路。
较佳的实施例中，上述待处理金属线(4、5)为上述芯片的外接金属引线。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (7)
1.一种实现集成电路连线开路至短路转变的方法，其特征在于，包括：
步骤S1、提供一待处理集成电路，所述待处理集成电路具有处于开路状态的两个待处理金属线，所述待处理集成电路为一集成在芯片上的集成电路，所述待处理金属线为所述芯片的外接金属引线；
步骤S2、提供一测试线，将所述测试线部分置于两个所述待处理金属线之间，且与每个所述待处理金属线之间分别具有预设间隔；
步骤S3、基于所述测试线进行电迁移测试，以使所述测试线中的预设原子在预设位置堆积形成金属凸起并挤压两侧的所述待处理金属线，以使两个所述待处理金属线由开路状态转为短路状态。
2.根据权利要求1的方法，其特征在于，两个所述待处理金属线之间平行。
3.根据权利要求2的方法，其特征在于，所述测试线与任意一个所述待处理金属线之间相互平行。
4.根据权利要求3的方法，其特征在于，所述测试线包括阴极部分和阳极部分。
5.根据权利要求4的方法，其特征在于，所述步骤S2-S3中，所述测试线的阳极部分位于两个所述待处理金属线之间。
6.根据权利要求4的方法，其特征在于，所述步骤S2-S3中，所述测试线的阳极部分宽度小于阴极部分宽度。
7.根据权利要求1的方法，其特征在于，所述预设原子为铜原子或铝原子。
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