CN108428469B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，涉及显示技术领域，用于减小栅线近端和远端的feedthrough电压的差异。移位寄存器单元的包括第一输入子电路用于在第一输入端的控制下，将第一控制端的电压输出至上拉节点；第一输出子电路用于在移位寄存器单元的第一输出阶段，在上拉节点的控制下，将时钟信号端的高电压输出至输出端；第二输出子电路连接输出端、第二输出控制端和第一电压端，第二输出子电路用于在移位寄存器单元的第二输出阶段，在第二输出控制端的控制下，将第一电压端的电压输出至输出端。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
图1示出了一种液晶显示屏(Liquid Crystal Display，LCD)中像素的等效电路图，其中Clc为液晶电容，Cst为存储电容，Cgs为TFT管的寄生电容。
由于寄生电容Cgs的存在，像素电压上会发生feedthrough效应(也称馈通效应)，具体的，栅线(Gate)驱动信号由高电平VGH降为低电平VGL时，TFT(Thin Film Transistor，薄膜晶体管)关闭，此时Clc、Cst和Cgs上的电荷进行重新分配，像素电压Vp就会存在一个feedthrough电压△Vp，由电荷守恒可以得到：
Figure BDA0001601435120000011
其中，ΔVg＝(VGL-VGH)。
由于feedthrough电压△Vp的存在，相邻两帧之间的像素电压如图2所示，理想情况下，由于相邻两帧之间数据信号Vdate极性相反，但△Vp均为负值，因此只需将公共电压Vcom下移△Vp的绝对值即可实现数据电压Vdate关于公共电压Vcom对称。但是实际应用中，栅线上本身存在阻抗，且栅线与像素电极存在大量容抗，其等效电路是一个经典的RC延迟电路，等效电路可以如图3所示。由于栅线上延时电阻和延时电容(RC delay)的存在，近端与远端的波形会不一样，如图4所示。
`在近端，由于RC Delay的影响很小，因此在高低电平(Von/Voff)转换时，栅线的驱动电压会立即由VGH下降为VGL，TFT关闭，此时ΔVg1＝VGL-VGH；在远端，由于RC delay的影响，栅线的驱动电压在由VGH向VGL转换时，会经过一定时间的延迟才达到VGL，也就是说TFT没有在高低电平转换时立即关闭，因此ΔVg2＝VGL-VGH'。这样一来，由于feedthrough效应在近端和远端不同，使得△Vp也不同，因此不能单独调节公共电压Vcom到某一个值，而使得近端与远端的数据电压Vdate均关于公共电压Vcom对称。这样就会使液晶面板某些区域的液晶电容上的电压关于公共电压Vcom不对称，如此，液晶的旋转角度不同，透过液晶的光线就会不同，导致显示时出现闪烁的现象，影响了画质。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，用于减小栅线近端和远端的feedthrough电压ΔP的差异。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明的实施例的第一方面，提供一种移位寄存器单元，包括第一输入子电路、第一输出子电路和第二输出子电路；所述第一输入子电路连接第一输入端、上拉节点和第一控制端，所述第一输入子电路用于在所述第一输入端的控制下，将所述第一控制端的电压输出至所述上拉节点；所述第一输出子电路连接所述上拉节点、时钟信号端和输出端；所述第一输出子电路用于在所述移位寄存器单元的第一输出阶段，在所述上拉节点的控制下，将所述时钟信号端的高电压输出至所述输出端；所述第二输出子电路连接所述输出端、第二输出控制端和第一电压端，所述第二输出子电路用于在所述移位寄存器单元的第二输出阶段，在所述第二输出控制端的控制下，将所述第一电压端的电压输出至所述输出端。
可选的，所述第二输出子电路包括第一晶体管，所述第一晶体管的栅极连接所述第二输出控制端，所述第一晶体管的第一极连接所述输出端，所述第一晶体管的第二极连接所述第一电压端。
可选的，所述第二输出子电路还连接所述上拉节点，所述第二输出子电路还包括第二晶体管，所述第二晶体管的栅极连接所述第二输出控制端，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接所述第一电压端。
可选的，所述第一输入子电路包括第三晶体管，所述第三晶体管的栅极连接所述第一输入端，所述第三晶体管的第一极连接所述第一控制端，所述第三晶体管的第二极连接所述上拉节点。
可选的，所述第一输出子电路包括第四晶体管和第一电容；所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，另一端连接所述输出端。
可选的，所述移位寄存器单元还包括下拉控制子电路和下拉子电路；所述下拉控制子电路连接所述上拉节点、第二电压端、第三电压端和下拉节点；所述下拉控制子电路用于在所述上拉节点的控制下，将所述第三电压端的电压输出至所述下拉节点；或者，用于在所述第二电压端的控制下，将所述第二电压端的电压输出至所述下拉节点；所述下拉子电路连接所述下拉节点、所述上拉节点、所述第三电压端和所述输出端；所述下拉子电路用于在所述下拉节点的控制下，将所述上拉节点和所述输出端的电位下拉至所述第三电压端。
可选的，所述移位寄存器单元还包括第二输入子电路；所述第二输入子电路连接第二输入端、所述上拉节点和第二控制端；所述第二输入子电路用于在所述第二输入端的控制下，将所述第二控制端的电压输出至所述上拉节点。
可选的，所述第二输入子电路包括第十一晶体管，所述第十一晶体管的栅极连接所述第二输入端，所述第十一晶体管的第一极连接所述上拉节点，所述第十一晶体管的第二极连接所述第二控制端。
可选的，所述晶体管均为N型晶体管或者均为P型晶体管。
本发明的实施例的第二方面，提供一种如第一方面所述的移位寄存器单元的驱动方法，所述驱动方法包括：输入阶段，在第一输入端的控制下，第一输入子电路将第一控制端的电压输出至上拉节点；第一输出阶段，在所述上拉节点的控制下，第一输出子电路将时钟信号端的高电压输出至输出端；第二输出阶段，在第二输出控制端的控制下，第二输出子电路将第一电压端的电压输出至所述输出端；其中，所述第一电压端的电压小于所述时钟信号端的高电压。
本发明的实施例的第三方面，提供一种栅极驱动电路，包括多个级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的第一输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的输出端与下一级移位寄存器单元的第一输入端相连接。
本发明的实施例的第四方面，提供一种显示装置，其特征在于，包括如第三方面所述的栅极驱动电路；第一级移位寄存器单元的第一输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的输出端与下一级移位寄存器单元的第一输入端相连接。
可选的，在所述栅极驱动电路包括第二输入子电路的情况下，除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二输入端与该级移位寄存器单元的下一级移位寄存器单元的输出端相连接；最后一级移位寄存器单元的第二输入端连接第二信号端。
本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，在输入阶段，第一输入子电路在第一输入端的控制下，将第一控制端的电压输出至上拉节点；在第一输出阶段，第一输出子电路在上拉节点的控制下，将时钟信号端的高电压VGH输出至输出端；在第二输出阶段，第二输出子电路在移位寄存器单元的第二输出阶段，在第二输出控制端的控制下，将第一电压端的电压VGM输出至输出端，第一电压端的电压VGM小于时钟信号端的高电压VGH，即在第二输出阶段，栅线驱动电压由高电压VGH下降为VGM。
在此基础上，在高电平和低电平转换时，本发明实施例提供的移位寄存器单元中近端的栅线驱动电压变化量ΔVg1＝VGL-VGM，现有移位寄存器单元中近端的栅线驱动电压变化量ΔVg1'＝VGL-VGH，由于第一电压端VGM的电压小于时钟信号端CLK的高电压VGH，因此ΔVg1<ΔVg1'；基于此，可以减小近端的栅线驱动电压变化量△Vg1和远端的栅线驱动电压变化量△Vg2之间的差异；根据feedthrough效应，减小了近端的feedthrough电压△Vp1与远端的feedthrough电压△Vp2的差异，从而可以单独调节公共电压Vcom到某一个值，以使得近端与远端的数据电压Vdate均关于公共电压Vcom对称。这样一来，可以使得液晶面板某些区域的液晶电容上的电压关于公共电压Vcom对称，避免了由于液晶的旋转角度不同导致显示时出现闪烁的现象，从而提高液晶显示面板的显示质量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种液晶显示屏中像素的等效电路图；
图2为理想状态下相邻两图像帧电压的波形图；
图3为一种现有栅线上RC Delay的等效电路图；
图4为一种现有栅线的近端和远端的波形示意图；
图5为本发明实施例提供的一种移位寄存器单元的子电路图；
图6为与图5所示的移位寄存器单元的输出端连接的栅线的近端和远端的波形示意图；
图7为图5所示的移位寄存器单元的电路结构图；
图8为本发明实施例提供的另一种移位寄存器单元的子电路图；
图9为图8所示的移位寄存器单元的电路结构图；
图10为图9所示的移位寄存器单元的时序控制图；
图11为本发明实施例提供的一种栅极驱动电路的结构图；
图12为本发明实施例提供的另一种栅极驱动电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，如图5所示，包括第一输入子电路10、第一输出子电路20和第二输出子电路30。其中，
第一输入子电路10连接第一输入端INPUT1、上拉节点PU和第一控制端FW，第一输入子电路10用于在第一输入端INPUT1的控制下，将第一控制端FW的电压输出至上拉节点PU。
第一输出子电路20连接上拉节点PU、时钟信号端CLK和输出端OUTPUT；第一输出子电路20用于在移位寄存器单元的第一输出阶段，在上拉节点PU的控制下，将时钟信号端CLK的高电压VGH输出至输出端OUTPUT。
第二输出子电路30连接输出端OUTPUT、第二输出控制端CN和第一电压端VGM，第二输出子电路30用于在所述移位寄存器单元的第二输出阶段，在第二输出控制端CN的控制下，将第一电压端VGM的电压输出至输出端OUTPUT。其中，第一电压端VGM的电压小于时钟信号端的高电压。
需要说明的是，本领域技术人员已知，时钟信号端CLK的信号通常为具有周期的方波信号，包括高电平VGH和低电平VGL，本发明实施例中，不限定第一电压端VGM的电压大小，只要满足时钟信号端CLK的高电压VGH的电压小于第一电压端VGM的电压，即VGM<VGH即可，从而降低高低电平转换时近端的栅线驱动电压变化量。
本发明实施例提供一种移位寄存器单元，在输入阶段，第一输入子电路10在第一输入端INPUT1的控制下，将第一控制端FW的电压输出至上拉节点PU；在第一输出阶段，第一输出子电路20在上拉节点PU的控制下，将时钟信号端CLK的高电压VGH输出至输出端OUTPUT；在第二输出阶段，第二输出子电路30在移位寄存器单元的第二输出阶段，在第二输出控制端CN的控制下，将第一电压端VGM的电压输出至输出端OUTPUT，第一电压端VGM的电压小于时钟信号端CLK的高电压VGH，即在第二输出阶段，栅线驱动电压由高电压VGH下降为VGM。
在此基础上，在高电平和低电平转换时，本实施例提供的移位寄存器单元中近端的栅线驱动电压变化量ΔVg1＝VGL-VGM，现有移位寄存器单元中近端的栅线驱动电压变化量ΔVg1'＝VGL-VGH，由于第一电压端VGM的电压小于时钟信号端CLK的高电压VGH，因此ΔVg1<ΔVg1'；基于此，可以减小近端的栅线驱动电压变化量△Vg1和远端的栅线驱动电压变化量△Vg2之间的差异；根据feedthrough效应，减小了近端的feedthrough电压△Vp1与远端的feedthrough电压△Vp2的差异，从而如图6所示，可以单独调节公共电压Vcom到某一个值，以使得近端与远端的数据电压Vdate均关于公共电压Vcom对称。这样一来，可以使得液晶面板某些区域的液晶电容上的电压关于公共电压Vcom对称，避免了由于液晶的旋转角度不同导致显示时出现闪烁的现象，从而提高液晶显示面板的显示质量。
结合前述，本发明实施例提供的移位寄存器单元在同一行栅线的输出阶段，可以分时段向与该移位寄存器单元连接的栅线输出第一电压VGH和第二电压VGM，在此情况下，该移位寄存器单元具有MLG(Multi Level Gate)功能。此外本发明实施例提供的移位寄存器单元减小大尺寸显示面板中由于RC Delay导致的栅线近端和远端的feedthrough电压ΔP的差异时效果更显著。
需要说明的是，本发明实施例不限定第X晶体管为一个晶体管，其可以是多个晶体管的串联，图7和图9中以第X晶体管包括一个晶体管为例进行示意。本发明实施例中，上述晶体管可以均为同一类型的晶体管，如P型晶体管或者N型晶体管。本发明实施例以各晶体管为N型晶体管为例进行说明；同时，第二电压端GCH输出直流高电压信号VGH，以使得晶体管可以导通；第三电压端GCL输出直流低电压信号。第一电压端VGM的输出电压为高电压，其小于高电压VGH。
以下，结合图7对本发明实施例提供的移位寄存器单元的电路结构进行举例说明。具体的，
第一输入子电路10包括第三晶体管M3，第三晶体管M3的栅极连接第一输入端INPUT1，第一极连接第一控制端FW，第二极连接上拉节点PU。
第一输出子电路20包括第四晶体管M4和第一电容C1；第四晶体管M4的栅极连接上拉节点PU，第一极连接时钟信号端CLK，第二极连接输出端OUTPUT；第一电容C1的一端连接上拉节点PU，另一端连接输出端OUTPUT。
第二输出子电路30包括第一晶体管M1，第一晶体管M1的栅极连接第二输出控制端CN，第一极连接输出端OUTPUT，第二极连接第一电压端VGM。
在此基础上，对图7所示的移位寄存器单元的工作过程进行说明，在一帧的时间内包括：
输入阶段：INPUT1＝1，CLK＝0，PU＝1，FW＝1，CN＝0。其中“1”为高电平，“0”为低电平。
在此情况下，由于第一输入端INPUT1输出高电平，因此第三晶体管M3导通，第一控制端FW的高电平通过第三晶体管M3输出至上拉节点PU，并对第一电容C1进行充电。在上拉节点PU的控制下，第四晶体管M4导通，时钟信号端CLK的低电平通过第四晶体管M4输出至输出端OUTPUT。输入阶段时，输出端OUT不输出有效的栅极扫描信号。同时，在第二输出控制端CN的控制下，第一晶体管M1截止。
第一输出阶段：INPUT1＝0，CLK＝1，PU＝1，FW＝1，CN＝0。
具体的，由于第一输入端INPUT1输出低电平，因此第三晶体管M3截止；第一电容C1将存储的高电平用于对上拉节点PU进行充电，以使得第四晶体管M4保持导通状态。在此情况下，时钟信号端CLK的高电压作为有效的栅极扫描信号通过第四晶体管M4输出至输出端OUTPUT，以对于该输出端OUTPUT相连接的栅线进行扫描。此外，在第一电容C1的自举作用下，上拉节点PU的电位进一步升高。该阶段中，在第二输出控制端CN的控制下，第一晶体管M1截止。
第二输出阶段：INPUT1＝0，CLK＝1，PU＝1，FW＝1，CN＝1。
具体的，由于第一输入端INPUT1输出低电平，因此第三晶体管M3截止；上拉节点PU保持高电平，则第四晶体管M4保持导通状态，时钟信号端CLK的高电压输出至输出端OUTPUT。在第二输出控制端CN的控制下，第一晶体管M1导通，第一电压端VGM的电压输出至输出端OUTPUT；通过控制第四晶体管M4和第一晶体管M1的尺寸比例，例如使得第一晶体管M1的宽长比大于第四晶体管M41的宽长比，以使得该阶段中输出端OUTPUT的输出电压为第一电压端VGM的电压。
在此基础上，为了进一步保证在第二输出阶段输出端OUTPUT输出第一电压端VGM的电压，可选的，第二输出子电路30还连接第二输出子电路30还包括第二晶体管M2，第二晶体管M2的栅极连接第二输出控制端CN，第一极连接上拉节点PU，第二极连接第一电压端VGM。
在此情况下，上述第二输出阶段中，在第二输出控制端CN的控制下，第二晶体管M2导通，第一电压端VGM的电压输出至上拉节点PU，从而在上拉节点PU的控制下，第四晶体管M4不能充分打开，则时钟信号端CLK的高电压不能通过第四晶体管M4充分输出至输出端OUTPUT，从而进一步保证输出端OUTPUT的输出电压为第一电压端VGM的电压。
在此基础上，本发明实施例提供的移位寄存器单元如图8所示，还可以包括下拉控制子电路40和下拉子电路50。其中，
下拉控制子电路40连接上拉节点PU、第二电压端GCH、第三电压端GCL和下拉节点PD；下拉控制子电路40用于在上拉节点PU的控制下，将第三电压端GCL的电压输出至下拉节点PD；或者，用于在第二电压端GCH的控制下，将第二电压端GCH的电压输出至下拉节点PD。
下拉子电路50连接下拉节点PD、上拉节点PU、第三电压端GCL和输出端OUTPUT；下拉子电路50用于在下拉节点PD的控制下，将上拉节点PU和输出端OUTPUT的电位下拉至第三电压端GCL。
以下，结合图9对图8所示的移位寄存器单元的电路结构进行举例说明。具体的，
下拉控制子电路40包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
具体的，第五晶体管M5的栅极和第一极连接第二电压端GCH，第二极连接第七晶体管M7的第一极。第六晶体管M6的栅极连接上拉节点PU，第一极连接第二电压端GCH，第二极连接下拉节点PD。第七晶体管M7的栅极连接上拉节点PU，第二极连接第三电压端GCL。第八晶体管M8的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极连接第三电压端GCL。
下拉子电路50包括第九晶体管M9和第十晶体管M10。第九晶体管M9的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极连接第三电压端GCL。第十晶体管M10的栅极连接下拉节点PD，第一极连接输出端OUTPUT，第二极连接第三电压端GCL。
在此基础上，可选的，如图8所示，移位寄存器单元还可以包括第二输入子电路60，第二输入子电路60连接第二输入端INPUT2、上拉节点PU和第二控制端BW；第二输入子电路60用于在第二输入端INPUT2的控制下，将第二控制端BW的电压输出至上拉节点PU。
可选的，如图9所示，第二输入子电路60包括第十一晶体管M11，第十一晶体管M11的栅极连接第二输入端INPUT2，第一极连接上拉节点PU，第二极连接第二控制端BW。
在此基础上，图9所示的移位寄存器单元构成的栅极驱动电路可以实现对栅线的双向扫描。具体的，当第一控制端FW输出恒定的高电平，第二控制端BW输出恒定的低电平时，栅极驱动电路可以正向扫描；当第一控制端FW输出恒定的低电平，第二控制端BW输出恒定的高电平时，栅极驱动电路可以反向扫描。
以下结合图10的时序控制图对图9的移位寄存器单元用于正向扫描时的具体工作过程进行说明，该移位寄存器单元用于正向扫描时，FW＝1，BW＝0。在一帧的时间内包括，
输入阶段P1：INPUT1＝1，INPUT2＝0，CLK＝0，PU＝1，FW＝1，CN＝0，PD＝0，OUTPUT＝0。
在此情况下，由于第一输入端INPUT1输出高电平，因此第三晶体管M3导通，第一控制端FW的高电平通过第三晶体管M3输出至上拉节点PU，并对第一电容C1进行充电。在第二电压端CGM的控制下，第五晶体管M5和第六晶体管M6导通，第二电压端CGM的高电平通过第六晶体管M6输出至下拉节点PU；在上拉节点PU的控制下，第七晶体管M7和第八晶体管M8导通，第三电压端GCL的电压通过第八晶体管M8输出至下拉节点PD；通过设置第六晶体管M6和第八晶体管M8的尺寸比例，例如设置第八晶体管M8的宽长比大于第六晶体管M6宽长比，以使得下拉节点PD为低电平。在下拉节点PD的控制下，第九晶体管M9和第十晶体管M10截止。由于第二输入端INPUT2输出低电平，因此第十一晶体管M11截止。在第二输出控制端CN的控制下，第一晶体管M1截止。
在上拉节点PU的控制下，第四晶体管M4导通，时钟信号端CLK的低电平通过第四晶体管M4输出至输出端OUTPUT。输入阶段时，输出端OUT不输出栅极扫描信号。
第一输出阶段P2：INPUT1＝0，INPUT2＝0，CLK＝1，PU＝1，FW＝1，CN＝0，PD＝0，OUTPUT＝1。
由于第一输入端INPUT1输出低电平，因此第三晶体管M3截止。第一电容C1将存储的高电平用于对上拉节点PU进行充电，以使得第四晶体管M4保持导通状态。在此情况下，时钟信号端CLK的高电压作为栅极扫描信号通过第四晶体管M4输出至输出端OUTPUT，以对于该输出端OUTPUT相连接的栅线进行扫描。此外，在第一电容C1的自举作用下，上拉节点PU的电位进一步升高。该阶段中，在第二输出控制端CN的控制下，第一晶体管M1截止。
此外，第一输出阶段P2中其他晶体管的状态与输入阶段P1相同，此处不再赘述。
第二输出阶段P3：INPUT1＝0，INPUT2＝0，CLK＝1，PU＝1，FW＝1，CN＝1，PD＝0，OUTPUT＝VGM。
与第一输出阶段P2相同，时钟信号端CLK的高电压通过第四晶体管M4输出至输出端OUTPUT；在第二输出控制端CN的控制下，第一晶体管M1导通，第一电压端VGM的电压输出至输出端OUTPUT；通过控制第四晶体管M4和第一晶体管M1的尺寸比例，以使得该阶段中输出端OUTPUT的输出电压为第一电压端VGM的电压。
可选的，在移位寄存器单元包括第二晶体管M2的情况下，该阶段中，在第二输出控制端CN的控制下，第二晶体管M2导通，第一电压端VGM的电压输出至上拉节点PU，从而使得第四晶体管M4不能充分打开，则时钟信号端CLK的高电压不能通过第四晶体管M4充分输出至输出端OUTPUT，从而进一步保证输出端OUTPUT的输出电压为第一电压端VGM的电压。
需要说明的是，本发明实施例不限定第二输出阶段P3的具体时长t，该时长t可以在不影响移位寄存器单元正常输出栅极扫描信号根据实际需求进行选择，例如根据RCdelay的具体情况选择该时长t。
复位阶段P4：INPUT1＝0，INPUT2＝1，CLK＝0，PU＝0，FW＝1，CN＝0，PD＝1，OUTPUT＝0。
在此情况下，由于第二输入端INPUT2输出高电平，因此第十一晶体管M11导通，第二控制端BW的低电平通过第十一晶体管M11输出至上拉节点PU。在上拉节点PU的控制下，第四晶体管M4、第七晶体管M7和第八晶体管M8截止。第二电压端CGM的高电平通过第六晶体管M6输出至下拉节点PU。在下拉节点PU的控制下，第九晶体管M9和第十晶体管M10导通。上拉节点PU的电位通过第九晶体管M9被进一步下拉至第三电压端GCL的低电平，输出端OUTPUT的电位通过第十晶体管M10被下拉至第三电压端GCL的低电平。此外，第三晶体管M3、第一晶体管M1和第二晶体管M2截止。
接下来，在下一图像帧之前，当INPUT2＝0时，第十一晶体管M11截止；在下拉节点PD的控制下，上拉节点PU和输出端OUTPUT的电位分别通过第九晶体管M9和第十晶体管M10被下拉至第三电压端GCL的低电平，且一直保持该状态。
需要说明的是，当该移位寄存器单元用于反向扫描时，FW＝0，BW＝1。该移位寄存器单元的工作原理与正向扫描时的原理相同，本发明实施例对此不再赘述。
本发明实施例提供一种如上所述的任一种移位寄存器单元的驱动方法，在一帧的时间内，所述驱动方法包括：
输入阶段，在第一输入端INPUT1的控制下，第一输入子电路10将第一控制端FW的电压输出至上拉节点PU。
第一输出阶段，在上拉节点PU的控制下，第一输出子电路20将时钟信号端CLK的高电压输出至输出端OUTPUT。
第二输出阶段，在第二输出控制端CN的控制下，第二输出子电30将第一电压端VGM的电压输出至输出端OUTPUT；其中，第一电压端VGM的电压小于时钟信号端CLK的高电压。
可选的，在移位寄存器单元包括下拉控制子电路40和下拉子电路50的情况下，在上述输入阶段，所述驱动方法还包括：下拉控制子电路40在上拉节点PU的控制下，将第三电压端GCL的电压输出至下拉节点PD。
在此基础上，所述驱动方法还包括复位阶段：在第二输入端INPUT2的控制下，第二输入模块60将上拉节点PU的电位下拉至第二控制端BW。下拉控制子电路40在第二电压端GCH的控制下，将第二电压端GCH的电压输出至下拉节点PD。下拉子电路50在下拉节点PD的控制下，将上拉节点PU和输出端OUTPUT的电位下拉至第三电压端GCL。
需要说明的是，前述已对上述各阶段中移位寄存器单元的工作过程进行了详细的说明，此处不再赘述。
本发明实施例提供一种栅极驱动电路，如图11所示，包括多个级联的上述任意一种的移位寄存器单元，具体的，
第一级移位寄存器单元RS1的第一输入端INPUT1连接起始信号端STV，除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元的第一输入端INPUT1与该级移位寄存器单元的上一级移位寄存器单元的输出端OUTPUT相连接。
需要说明的是，相邻两级移位寄存器单元的时钟信号端CLK的时钟信号CLK1和时钟信号CLK2的信号互补，并每经过一级移位寄存器单元交换一次顺序。相邻两级移位寄存器单元的第二输出控制端CN接入的信号CN和CNB同频反相，相互互补，且第二输出控制端CN的高电压与时钟信号端CLK的高电压有效时间段相同。
基于此，本发明实施例提供的栅极驱动电路，在每一级移位寄存器单元的第一输出阶段，在上拉节点PU的控制下，将时钟信号端CLK的高电压VGH输出至输出端OUTPUT；第二输出阶段，在第二输出控制端CN的控制下，将第一电压端VGM的电压输出至输出端OUTPUT，其中，第一电压端VGM的电压小于时钟信号端的高电压。从而在高电平和低电平转换时，移位寄存器单元中近端的栅线驱动电压变化量ΔVg1＝VGL-VGM，现有移位寄存器单元中近端的栅线驱动电压变化量ΔVg1'＝VGL-VGH，由于第一电压端VGM的电压小于时钟信号端CLK的高电压VGH，因此ΔVg1<ΔVg1'；基于此，可以减小近端的栅线驱动电压变化量△Vg1和远端的栅线驱动电压变化量△Vg2之间的差异；根据feedthrough效应，减小了近端的feedthrough电压△Vp1与远端的feedthrough电压△Vp2的差异，从而可以单独调节公共电压Vcom到某一个值，以使得近端与远端的数据电压Vdate均关于公共电压Vcom对称。
在此基础上，在栅极驱动电路包括第二输入子电路60的情况下，如图12所示，除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二输入端INPUT2与该级移位寄存器单元的下一级移位寄存器单元的输出端OUTPUT相连接；最后一级移位寄存器单元的第二输入端INPUT2连接第二信号端。在此情况下，该栅极驱动电路可以实现对栅线的正向扫描和反向扫描。
本发明实施例提供一种显示装置，包括如图10或图11所示的栅极驱动电路。具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括第一输入子电路、第一输出子电路和第二输出子电路；
所述第一输入子电路连接第一输入端、上拉节点和第一控制端，所述第一输入子电路用于在所述第一输入端的控制下，将所述第一控制端的电压输出至所述上拉节点；
所述第一输出子电路连接所述上拉节点、时钟信号端和输出端；所述第一输出子电路用于在所述移位寄存器单元的第一输出阶段，在所述上拉节点的控制下，将所述时钟信号端的高电压输出至所述输出端；
所述第二输出子电路连接所述输出端、第二输出控制端和第一电压端，所述第二输出子电路用于在所述移位寄存器单元的第二输出阶段，在所述第二输出控制端的控制下，将所述第一电压端的电压输出至所述输出端，输出至所述输出端的电压小于所述时钟信号端的高电压且大于所述时钟信号端的低电压。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出子电路包括第一晶体管，所述第一晶体管的栅极连接所述第二输出控制端，所述第一晶体管的第一极连接所述输出端，所述第一晶体管的第二极连接所述第一电压端。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二输出子电路还连接所述上拉节点，所述第二输出子电路还包括第二晶体管，所述第二晶体管的栅极连接所述第二输出控制端，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接所述第一电压端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入子电路包括第三晶体管，所述第三晶体管的栅极连接所述第一输入端，所述第三晶体管的第一极连接所述第一控制端，所述第三晶体管的第二极连接所述上拉节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出子电路包括第四晶体管和第一电容；
所述第四晶体管的栅极连接所述上拉节点，所述第四晶体管的第一极连接所述时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第一电容的一端连接所述上拉节点，另一端连接所述输出端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括下拉控制子电路和下拉子电路；
所述下拉控制子电路连接所述上拉节点、第二电压端、第三电压端和下拉节点；所述下拉控制子电路用于在所述上拉节点的控制下，将所述第三电压端的电压输出至所述下拉节点；或者，用于在所述第二电压端的控制下，将所述第二电压端的电压输出至所述下拉节点；
所述下拉子电路连接所述下拉节点、所述上拉节点、所述第三电压端和所述输出端；所述下拉子电路用于在所述下拉节点的控制下，将所述上拉节点和所述输出端的电位下拉至所述第三电压端。
7.根据权利要求1或6所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二输入子电路；
所述第二输入子电路连接第二输入端、所述上拉节点和第二控制端；所述第二输入子电路用于在所述第二输入端的控制下，将所述第二控制端的电压输出至所述上拉节点。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第二输入子电路包括第十一晶体管，所述第十一晶体管的栅极连接所述第二输入端，所述第十一晶体管的第一极连接所述上拉节点，所述第十一晶体管的第二极连接所述第二控制端。
9.根据权利要求2、3、4、5、或8任一项所述的移位寄存器单元，其特征在于，所述晶体管均为N型晶体管或者均为P型晶体管。
10.一种如权利要求1-9任一项所述的移位寄存器单元的驱动方法，其特征在于，所述驱动方法包括：
输入阶段，在第一输入端的控制下，第一输入子电路将第一控制端的电压输出至上拉节点；
第一输出阶段，在所述上拉节点的控制下，第一输出子电路将时钟信号端的高电压输出至输出端；
第二输出阶段，在第二输出控制端的控制下，第二输出子电路将第一电压端的电压输出至所述输出端；其中，所述第一电压端的电压小于所述时钟信号端的高电压且大于所述时钟信号端的低电压。
11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-9任一项所述的移位寄存器单元；
第一级移位寄存器单元的第一输入端连接起始信号端；
除了第一级移位寄存器单元以外，上一级移位寄存器单元的输出端与下一级移位寄存器单元的第一输入端相连接。
12.根据权利要求11所述的栅极驱动电路，其特征在于，在所述栅极驱动电路包括第二输入子电路的情况下，
除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二输入端与该级移位寄存器单元的下一级移位寄存器单元的输出端相连接；
最后一级移位寄存器单元的第二输入端连接第二信号端。
13.一种显示装置，其特征在于，包括如权利要求11或12所述的栅极驱动电路。
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