CN108390358A - 电气集成式控制器 - Google Patents

Abstract

本发明提供一种电气集成式控制器，包括：FPGA集成电路板，集成于所述FPGA集成电路板上的：总线通信电路，用于与外部控制设备进行通信；多路开关量输入电路，用于读取各开关量输出设备的开关量输入状态；多路开关量输出电路，用于向各开关量输入设备输入开关量以控制各所述开关量输入设备；多路光耦二次侧输出回路电路，用于与向各信号回路设备输出回路信号以控制各所述信号回路设备的状态；驱动电路，用于与多个被驱动设备相连，用于驱动各所述被驱动设备运行；供电电路，包括为FPGA集成电路板供电的独立供电电路和为上述各电路供电的多个供电子电路。本发明具有高电气集成化的、高可靠性的、高维护性的、低成本的优势。

Description

电气集成式控制器

技术领域

本发明涉及工业控制及自动化领域，特别是涉及数控机床及其自动化技术领域，具体为一种电气集成式控制器。

背景技术

CNC机床和自动机加工机床的功能实现需要依靠完善可靠的电气自动化设备予以担当。目前行业内广泛采用：PLC控制器+离散机电动作装置(如继电器，接触器等等)+离散硬线连接的方式来构成相关的电气自动化功能电路，但是在规模化的应用当中，如此的传统方案存在如下的问题难以解决：

1)传统电气方案采用离散的动作装置以及硬线连接，主要依靠现场人工布线和手工安装，无法通过自动化生产和检测的手段保障现场人工作业的完好性，实际当中，存在着相当数量的硬线接错，野蛮施工以及最终产成品电气性能无法完全一致等等问题，容易导致事倍功半。

2)采用传统的电气方案在规模化生产时，需要大量人力执行手工作业；调试开通过程占用的工时也比较长，未经过严密培训的工人往往无法担当。这在劳动力成本高企的当下，会给企业带来更多的负担。

3)在市场售后端，采用传统电气方案的机床设备意味着有大规模的电气元件和相关连接线需要现场检修维护，其难度和人力开销可想而知。

4)随着控制技术的发展和工业4.0等更高层次的技术发展需要，机床电气***需要采集更多的现场参数，信号，状态……同时执行更多精细的动作和控制规律，这些工作采用传统的电气方案越来越难以实现，原本已经复杂凌乱的现场情况将更加恶化。

本领域技术人员正在寻求一种方案去解决以上问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电气集成式控制器，用于解决现有技术中对CNC机床和自动机加工机床的控制自动化程度低、维护和控制难度大问题。

为实现上述目的及其他相关目的，本发明提供一种电气集成式控制器，包括：FPGA集成电路板，集成于所述FPGA集成电路板上的：总线通信电路，用于与外部控制设备进行通信；驱动电路，用于与多个被驱动设备相连，用于驱动各所述被驱动设备运行；供电电路，包括为所述FPGA集成电路板供电的独立供电电路和为上述各电路供电的多个供电子电路。

于本发明的一实施例中，所述总线通信电路包括：设于所述FPGA集成电路板的处理器中用于与所述外部控制设备进行通信的通信IP软核、设于所述FPGA集成电路板上且与所述通信IP软核相连的通信输入接口、通信输出接口以及连接于所述通信输入接口、所述通信输出接口与所述外部控制设备之间的通信电路。

于本发明的一实施例中，所述通信电路包括：通信物理层芯片，与所述FPGA集成电路板上的所述通信输入接口和所述通信输出接口相连；网络变压器，与所述通信物理层芯片相连，用于对所述通信物理层芯片的通信信号进行隔离和转换；通信接口，与所述网络变压器和所述外部控制设备相连，用于与所述外部控制设备进行通信。

于本发明的一实施例中，所述电气集成式控制器还包括集成于所述FPGA集成电路板上的：多路开关量输入电路，用于与多个开关量输出设备相连，读取各所述开关量输出设备的开关量输入状态；多路开关量输出电路，用于与多个开关量输入设备相连，向各所述开关量输入设备输入开关量以控制各所述开关量输入设备；多路光耦二次侧输出回路电路，用于与多个信号回路设备相连，向各所述信号回路设备输出回路信号以控制各所述信号回路设备的状态。

于本发明的一实施例中，每一路所述开关量输入电路包括：光电耦合器，用于隔离和调理所述开关量输入信号；其中，所述光电耦合器具有接收端子和传输端子；所述接收端子对应与所述开关量输出设备相连并读取各所述开关量输出设备的开关量输入信号；所述传输端子与所述FPGA集成电路板的处理器相连，将经所述光电耦合器隔离和调理后的所述开关量输入信号传输至所述FPGA集成电路板的处理器。

于本发明的一实施例中，每一路所述开关量输出电路包括：固态继电器，用于根据所述开关量输入信号生成驱动所述开关量输入设备的驱动控制信号；其中，所述固态继电器具有接收端子和输出端子；所述接收端子与所述FPGA集成电路板的处理器相连，接收所述处理器输出的开关量控制信号；所述输出端子与所述开关量输入设备相连，用于将所述固态继电器生成的所述驱动控制信号输入到所述开关量输入设备以控制所述开关量输入设备。

于本发明的一实施例中，每一路所述二次侧输出回路电路包括：缓冲器，与所述FPGA集成电路板的处理器相连，接收所述处理器输出的回路控制信号；光电耦合器，具有与所述缓冲器相连的一次侧连接端和具有两个输出端子且与所述信号回路设备形成回路的二次侧连接端。

于本发明的一实施例中，所述驱动电路包括：单相交流电驱动电路和三相交流电驱动电路。

于本发明的一实施例中，所述单相交流电驱动电路包括：开关电路，单相电驱动电路，过载检测电路以及逻辑控制电路；所述开关电路与所述FPGA集成电路板的处理器相连，根据所述FPGA集成电路板的处理器输出的使能信号进行导通和关闭；所述过载检测电路分别与所述被驱动设备和所述逻辑控制电路相连，检测所述被驱动设备是否发生过载并将检测到的所述被驱动设备是否发生过载的检测信号输出至所述逻辑控制电路；所述逻辑控制电路分别与所述过载检测电路和所述单相电驱动电路相连，根据外部使能控制信号生成驱动所述被驱动设备运转的使能驱动信号并将所述使能驱动信号输出至所述单相电驱动电路，同时根据从所述过载检测电路接收到的过载检测信号停止向所述单相电驱动电路输出所述使能驱动信号；单相电驱动电路分别与所述开关电路和所述被驱动设备相连，在从所述逻辑控制电路接收到所述使能驱动信号并在所述开关电路导通时生成驱动所述被驱动设备运行的单相驱动信号，在未接收到所述使能驱动信号时停止驱动所述被驱动设备运行。

于本发明的一实施例中，所述过载检测电路包括：电流传感器，与所述被驱动设备相连，检测所述被驱动设备中的电流；比较器，分别与所述电流传感器和所述逻辑控制电路相连，将所述电流传感器检测的电流与预设过载保护电流进行比较，若所述电流传感器检测的电流大于等于预设过载保护电流，则输出过载检测信号至所述逻辑控制电路，若所述电流传感器检测的电流小于预设过载保护电流，则输出未过载检测信号至所述逻辑控制电路。

于本发明的一实施例中，所述单相电驱动电路包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

于本发明的一实施例中，所述三相交流电驱动电路包括：开关电路，三相电驱动电路，过载检测电路以及逻辑控制电路；所述开关电路与所述FPGA集成电路板的处理器相连，根据所述FPGA集成电路板的处理器输出的使能信号进行导通和关闭；所述过载检测电路分别与所述被驱动设备和所述逻辑控制电路相连，检测所述被驱动设备是否发生过载并将检测到的所述被驱动设备是否发生过载的检测信号输出至所述逻辑控制电路；所述逻辑控制电路分别与所述过载检测电路和所述三相电驱动电路相连，根据外部使能控制信号生成驱动所述被驱动设备运转的使能驱动信号并将所述使能驱动信号输出至所述三相电驱动电路，同时根据从所述过载检测电路接收到的过载检测信号停止向所述三相电驱动电路输出所述使能驱动信号；所述三相电驱动电路分别与所述开关电路和所述被驱动设备相连，在从所述逻辑控制电路接收到所述使能驱动信号并在所述开关电路导通时生成驱动所述被驱动设备运行的三相驱动信号，在未接收到所述使能驱动信号时停止驱动所述被驱动设备运行。

于本发明的一实施例中，所述过载检测电路包括：第一电流传感器、第二电流传感器以及第三电流传感器，分别与三相所述被驱动设备的三相接电线相连，检测所述被驱动设备中的电流；第一比较器、第二比较器以及第三比较器，分别与所述第一电流传感器、所述第二电流传感器以及所述第三电流传感器对应相连，并与所述逻辑控制电路相连，将分别对应将各电流传感器检测的电流与预设过载保护电流进行比较，若所述电流传感器检测的电流大于等于预设过载保护电流，则输出过载检测信号至所述逻辑控制电路，若所述电流传感器检测的电流小于预设过载保护电流，则输出未过载检测信号至所述逻辑控制电路。

于本发明的一实施例中，所述三相电驱动电路包括分别与所述开关电路相连的三个可控硅驱动电路，每一个所述可控硅驱动电路包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

于本发明的一实施例中，所述电气集成式控制器还包括：电能计量电路，与为所述FPGA集成电路板供电的三相电源相连，用于对所述FPGA集成电路板和各电路的电能消耗进行计量；所述电能计量电路包括：电流互感电路，与为所述FPGA集成电路板供电的三相电源的电源输入端相连，用于感应电源输入端每相的电流值；电压调理电路，与为所述FPGA集成电路板供电的三相电源的电源输入端相连，用于采集所述电源输入端输入到所述FPGA集成电路板的每相电压值；电能计量芯片，分别与所述电流互感电路、所述电压调理电路以及所述FPGA集成电路板的处理器相连，根据所述电流互感电路感应的电流值和所述电压调理电路获取的电压值计量对应的电能消耗数据，并将计量的所述电能消耗数据发送至所述FPGA集成电路板的处理器；所述外部控制设备通过所述总线通信电路从所述FPGA集成电路板的处理器获取所述电能消耗数据。

于本发明的一实施例中，所述电能计量电路为三相四线制，所述电流互感电路包括第一电流互感器、第二电流互感器以及第三电流互感器，分别与为所述FPGA集成电路板和各电路供电的三相电源的三相连接端相连；所述电压调理电路包括第一电阻分压回路、第二电阻分压回路以及第三电阻分压回路，分别与为所述FPGA集成电路板和各电路供电的三相电源的三相连接端相连。

于本发明的一实施例中，所述电能计量芯片具有电压采集通道和电流采集通道。

于本发明的一实施例中，所述电气集成式控制器还包括：三相交流电缺相检测电路，与所述FPGA集成电路板的三相交流电输入端口相连，用于检测输入到所述FPGA集成电路板中的三相交流电是否缺相；所述三相交流电缺相检测电路包括：检测电路，用于检测三相交流电的输入；缺相判断电路，用于根据三相交流电的输入判断所述三相交流电是否缺相。

于本发明的一实施例中，所述检测电路包括：第一光电耦合器、第二光电耦合器以及第三光电耦合器，分别与三相交流电的三相连接端相连并在输入交流电时导通；所述缺相判断电路包括：第一比较器、第二比较器、第三比较器、第四比较器、场效应晶体管、电容、第四光电耦合器；所述第一比较器、所述第二比较器、所述第三比较器的输入端分别对应与所述第一光电耦合器、所述第二光电耦合器以及所述第三光电耦合器相连，输出端与所述场效应晶体管的栅极相连；所述电容的两端分别与所述场效应晶体管的源极和漏极相连；所述场效应晶体管的漏极连接所述第四比较器的正极输入端；所述第四比较器的输出端与所述第四光电耦合器相连。

于本发明的一实施例中，所述第四光电耦合器的输出端与所述FPGA集成电路板的处理器相连，将是否缺相的检测信号输出至所述FPGA集成电路板的处理器；所述外部控制设备通过所述总线通信电路从所述FPGA集成电路板的处理器获取所述是否缺相的检测信号。

于本发明的一实施例中，所述独立供电电路包括：与所述FPGA集成电路板的处理器相连的降压型开关电源芯片和与所述降压型开关电源芯片相连的低压差线性稳压器。

于本发明的一实施例中，所述降压型开关电源芯片的引脚和所述FPGA集成电路板的处理器的电源引脚之间连接有去耦电容。

于本发明的一实施例中，所述电气集成式控制器还包括集成于所述FPGA集成电路板上的：时钟输入电路，为所述FPGA集成电路板的处理器提供工作时钟；程序配置电路，将所述FPGA集成电路板的配置数据从外部非易失存储器Flash或EEPROM载入到所述FPGA集成电路板中；调试接口电路，为所述FPGA集成电路板的处理器提供调试接口；外扩RAM芯片，为所述FPGA集成电路板提供外接存储空间。

如上所述，本发明依托于FPGA集成电路板，将传统方案中的控制器、离散动作器、连接硬线三个功能单元集成到FPGA集成电路板上，基于FPGA集成电路板极高的处理速度和大量的内部IO资源以及采用网络通信的方式，可以搭载大量的传感器资源，可以向高层MES***报告多种现场的状态和故障信息：包括本机自身的状态和故障，而且本发明同时也预留了工业机器人的通信/控制接口，可以搭配第三方的工业机器人协同工作，实现更高程度的工厂自动化，此外，本发明可与主控制室或上位机组成控制***并完成工业现场的传感器与执行机构信号匹配，具有高电气集成化的、高可靠性的、高维护性的、低成本的优势。

附图说明

图1显示为本发明的电气集成式控制器的原理框图。

图2和图3分别显示为本发明的电气集成式控制器的一种具体原理框图。

图4显示为本发明的电气集成式控制器的总线通信电路中通信物理层芯片的示意图。

图5显示为本发明的电气集成式控制器的总线通信电路中网络变压器的原理结构图。

图6显示为本发明的电气集成式控制器中一路开关量输入电路的原理结构图。

图7显示为本发明的电气集成式控制器中一路开关量输出电路的原理结构图。

图8显示为本发明的电气集成式控制器中一路二次侧输出回路电路的原理结构图。

图9显示为本发明的电气集成式控制器中单相交流电驱动电路的原理示意图。

图10显示为本发明的电气集成式控制器中单相交流电驱动电路的具体电路结构图。

图11显示为本发明的电气集成式控制器中三相交流电驱动电路的原理示意图。

图12显示为本发明的电气集成式控制器中三相交流电驱动电路的具体电路结构图。

图13显示为本发明的电气集成式控制器中电能计量电路的电路结构图。

图14显示为本发明的电气集成式控制器中三相交流电缺相检测电路的电路结构图。

图15显示为本发明的电气集成式控制器中独立供电电路的电路结构图。

图16显示为本发明的电气集成式控制器中12V供电子电路的电路结构图。

图17显示为本发明的电气集成式控制器中5V供电子电路的电路结构图。

图18显示为本发明的电气集成式控制器中时钟输入电路的电路结构图。

图19显示为本发明的电气集成式控制器中程序配置电路的电路结构图。

图20显示为本发明的电气集成式控制器中调试接口电路的电路结构图。

图21显示为本发明的电气集成式控制器中外扩RAM芯片的电路结构图。

元件标号说明

100 FPGA集成电路板

110 总线通信电路

111 通信物理层芯片

112 网络变压器

120 多路开关量输入电路

121 光电耦合器

130 多路开关量输出电路

131 固态继电器

140 多路光耦二次侧输出回路电路

141 缓冲器

142 光电耦合器

150 驱动电路

151 单相交流电驱动电路

1511 开关电路

1512 单相电驱动电路

1513 过载检测电路

1514 逻辑控制电路

152 三相交流电驱动电路

1521 开关电路

1522 三相电驱动电路

1523 过载检测电路

1524 逻辑控制电路

160 供电电路

161 独立供电电路

162 12V供电子电路

163 5V供电子电路

170 电能计量电路

180 三相交流电缺相检测电路

190 时钟输入电路

1100 程序配置电路

1110 调试接口电路

1120 外扩RAM芯片

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

请参阅图1至图21。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

本实施例的目的在于提供一种电气集成式控制器，用于解决现有技术中对CNC机床和自动机加工机床的控制自动化程度低、维护和控制难度大问题。以下将详细阐述本发明的电气集成式控制器的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的电气集成式控制器。

本实施例依托于FPGA器件，采用大规模的集成电路和PCBA表贴技术，将传统方案中的控制器、离散动作器、连接硬线三个功能单元尽量集成到一台电力电子设备内部，该设备采用自动贴件的电子组装工艺生产，可以在制造工厂内直接完成PCBA的自动化贴件组装和自动化测试，整机设备出厂时通过自动化检测程序的检查和考核，可以保证出厂设备的一致性和完好性。在机床等最终使用的现场，本实施例的电气集成式控制器只需要简单挂载安装，连接电机的动力电缆和必须的供电/网络/总线通信电缆，此外即无需其他的现场安装和接线工作。安装完成以后，设备本身自带调试开通功能，且该功能带有基本的功能保护，能够有效防止错接并反馈可能的故障信息，现场工人阅读手册以后即可以进行通电调试开通，无需复杂的技术培训。

与此同时，得益于FPGA器件极高的处理速度和大量的内部IO资源以及采用网络通信的方式，该本实施例的电气集成式控制器可以搭载大量的传感器资源，可以向高层MES***报告多种现场的状态和故障信息——包括本机自身的状态和故障；另一方面，本发明同时也预留了工业机器人的通信/控制接口，可以搭配本企业或第三方的工业机器人协同工作，实现更高程度的工厂自动化。

本实施例为工业和自动化控制尤其是数控机床控制提供一种高电气集成化的、高可靠性的、高维护性的、低成本的，可与主控制室或上位机组成控制***并完成工业现场的传感器与执行机构信号匹配的电气集成式工业控制器。请参阅图1，显示为本发明中电气集成式控制器的原理框图。如图1所示，所述电气集成式控制器包括：FPGA集成电路板100，为了与数控机床及其自动化控制***中的各类设备进行交互，所述FPGA集成电路板100上至少集成于有：总线通信电路110，驱动电路150以及供电电路160。

请参阅图1至图3，根据图1至图3对本实施例的电气集成式控制器进行详细说明。

于本实施例中，采用FPGA集成电路板100架构，功能接线基本为零，相对于传统离散式电气方案可以减少数以百计的物理线路连接，简化繁琐的电气装配与布局。

所述FPGA(现场可编程门阵列)集成电路板的主要作用：集成电路板通过集成IP软核构成EtherCAT工业现场总线的从站***实现与上位计算机主站的通信与控制功能，所述FPGA集成电路板100通过构成的从站***采集工业现场的开关量输入信号的数据并通过工业现场总线传输给上位机主站，上位机主站根据采集到的信息进行控制算法的处理并同时可向所述FPGA集成电路板100发送各种控制信息控制数字量输出信号、光电耦合器二次侧输出信号、三端双向可控硅交流电输出的状态。

本实施例中电气集成式控制器最突出的特点是对数控机床或自动化控制***中的电气资源的高集成化，简化控制***的电气构成，提升数控机床及其自动化行业产品的行业竞争力。本实施例中具体使用Altera公司的CycloneⅣ系列FPGA中的EP4CE30F23C8，其内部资源相当丰富，且频率高，延迟小，同时具有稳定性高，可靠性好，成本低，现场可编程及扩展能力强的优点，基于它来搭载运行工业现场总线***并实现工业现场数据的采集与控制具有高可靠性、高集成化和低成本的特点。

于本实施例中，所述总线通信电路110用于与外部控制设备进行通信。其中，所述外部控制设备优选为上位机，也可以为主控制室、主控制平台内的控制器。所述总线通信电路110用于实现EtherCAT工业以太网总线通信功能，用于与上位机主站进行通信与控制。

于本实施例中，所述总线通信电路110包括：设于所述FPGA集成电路板100的处理器中用于与所述外部控制设备进行通信的通信IP软核、设于所述FPGA集成电路板100上且与所述通信IP软核相连的通信输入接口、通信输出接口以及连接于所述通信输入接口、所述通信输出接口与所述外部控制设备之间的通信电路。

其中，如图4和图5所示，所述通信电路包括：通信物理层芯片111，网络变压器112和通信接口。

于本实施例中，所述通信物理层芯片111与所述FPGA集成电路板100上的所述通信输入接口和所述通信输出接口相连；所述网络变压器112与所述通信物理层芯片111相连，用于对所述通信物理层芯片111的通信信号进行隔离和转换；通信接口，与所述网络变压器112和所述外部控制设备相连，用于与所述外部控制设备进行通信。

其中，所述口通信输入接口(EtherCAT总线通信IN端)与所述通信电路的连接原理如下：

EtherCAT通信由上位机主站发送EtherCAT数据帧读写从站设备的内部存储区来实现。硬件上EtherCAT只支持MII(Management Interface)接口的以太网物理层PHY器件，为了降低处理和转发延时，要求对PHY(physical layer物理层)器件的检测链路丢失的响应时间要小于15us且最好具有波特率和全双工的自动协商功能，3.3V单供电电源。如图3所示，所述通信物理层芯片111选用DP83848PHY物理层芯片，满足上述EtherCAT通信IN端口对PHY器件的要求。MII接口信号PHY0_RX0、PHY0_RX1、PHY0_RX2、PHY0_RX3、RX_DV0、RX_ERR0、PHY0_TX0、PHY0_TX1、PHY0_TX2、PHY0_TX3、TX_ENA0、LINK_MII0、MI_DATA、MI_CLK、PHY_RST、IP_MII_TX_CLK0_in、IP_MII_RX_CLK0_in与FPGA接口相连接，DP83848输出PHY0_TX+、PHY0_TX-差分对发送信号与PHY0_RX+、PHY0_RX-差分对接收信号，并与图5中的网络变压器112相连接，网络变压器112起到电气隔离的作用，经过网络变压器112转换成TX0+、TX0-、RX0+、RX0-并通过RJ45端口对外通信。

所述口通信输出接口(EtherCAT总线通信OUT端口)与所述通信电路的连接原理如下：

EtherCAT通信由上位机主站发送EtherCAT数据帧读写从站设备的内部存储区来实现。硬件上EtherCAT只支持MII(Management Interface)接口的以太网物理层PHY器件，为了降低处理和转发延时，要求对PHY器件的检测链路丢失的响应时间要小于15us且最好具有波特率和全双工的自动协商功能，3.3V单供电电源。如图4所示，所述通信物理层芯片111选用DP83848PHY物理层芯片，满足上述EtherCAT通信OUT端口对PHY器件的要求。MII接口信号PHY1_RX0、PHY1_RX1、PHY1_RX2、PHY1_RX3、RX_DV1、RX_ERR1、PHY1_TX0、PHY1_TX1、PHY1_TX2、PHY1_TX3、TX_ENA1、LINK_MII1、MI_DATA、MI_CLK、PHY_RST、IP_MII_TX_CLK1_in、IP_MII_RX_CLK1_in与FPGA接口相连接，DP83848输出PHY1_TX+、PHY1_TX-差分对发送信号与PHY1_RX+、PHY1_RX-差分对接收信号，并与图5中的网络变压器112相连接，网络变压器112起到电气隔离的作用，经过网络变压器112转换成TX1+、TX1-、RX1+、RX1-并通过RJ45端口通信。

如图2和图3所示，所述电气集成式控制器还包括集成于所述FPGA集成电路板上的：多路开关量输入电路120，多路开关量输出电路130以及多路光耦二次侧输出回路电路140。

于本实施例中，所述多路开关量输入电路120用于与多个开关量输出设备相连，读取各所述开关量输出设备的开关量输入状态。例如所述多路开关量输入电路120提供33路工业现场开关量输入信号，用于读取工业现场的各种开关量输入状态。

于本实施例中，如图6所示，每一路所述开关量输入电路包括：光电耦合器121，用于隔离和调理所述开关量输入信号；其中，所述光电耦合器121具有接收端子和传输端子；所述接收端子对应与所述开关量输出设备相连并读取各所述开关量输出设备的开关量输入信号；所述传输端子与所述FPGA集成电路板100的处理器相连，将经所述光电耦合器121隔离和调理后的所述开关量输入信号传输至所述FPGA集成电路板100的处理器。

如图6所示，图6中仅表示出第一路开关量输入电路的连接及实现原理。开关量输入外接端子从工业现场引来的33路0V或24V电压输入信号DI1～DI33串接3.3K电阻后接在光电耦合器121ACPL-214的阳极，光电耦合器121ACPL-214的阴极后接入COM0～COM2的公共端口，这样可以兼容NPN和PNP两种类型的传感器信号。

开关量输入对应的引脚DIN0_0～DIN2_6。若对应引脚为高电平，则所述FPGA集成电路板100的处理器(即FPGA核心主控制单元)读取相应位为1；若对应引脚为低电平，则读取相应位为0。通过光电耦合器121(图5中所示型号为ACPL-214)，将33路开关量输入信号与所述FPGA集成电路板100的处理器(即FPGA核心主控制单元)的地GND，消除了电气上的联系，实现了开关量输入的隔离，增强了控制器的硬件抗干扰性能。

于本实施例中，所述多路开关量输出电路130用于与多个开关量输入设备相连，向各所述开关量输入设备输入开关量以控制各所述开关量输入设备。例如所述多路开关量输出电路130提供16路工业现场开关量输出信号，用于直接驱动工业现场中的各种电磁阀等设备。

于本实施例中，如图7所示，每一路所述开关量输出电路包括：固态继电器131，用于根据所述开关量输入信号生成驱动所述开关量输入设备的驱动控制信号；其中，所述固态继电器131具有接收端子和输出端子；所述接收端子与所述FPGA集成电路板100的处理器相连，接收所述处理器输出的开关量控制信号；所述输出端子与所述开关量输入设备相连，用于将所述固态继电器131生成的所述驱动控制信号输入到所述开关量输入设备以控制所述开关量输入设备。

如图7所示，图7中仅表示出第一路开关量输出电路的连接及实现原理。由所述FPGA集成电路板100的处理器(即FPGA核心主控制单元)输出16路驱动信号MOS_DOUT0_0～MOS_DOUT1_7连接固态继电器131VN751PT的2脚，当所述FPGA集成电路板100的处理器(即FPGA核心主控制单元)控制MOS_DOUT0_0为高电平时，固态继电器131VN751PT的3脚与5脚导通并输出连接在3脚的24VOUT驱动外部负载。

于本实施例中，所述多路光耦二次侧输出回路电路140用于与多个信号回路设备相连，向各所述信号回路设备输出回路信号以控制各所述信号回路设备的状态。例如如图3所示，所述多路光耦二次侧输出回路电路140提供16路光电耦合器二次侧输出回路，用于控制工业现场相关信号回路的状态。

于本实施例中，如图8所示，每一路所述二次侧输出回路电路包括：缓冲器141，与所述FPGA集成电路板100的处理器相连，接收所述处理器输出的回路控制信号；光电耦合器142，具有与所述缓冲器141相连的一次侧连接端和具有两个输出端子且与所述信号回路设备形成回路的二次侧连接端。

如图8所示，由所述FPGA集成电路板100的处理器(即FPGA核心主控制单元)输出16路驱动信号DOUT0_0～DOUT1_7并经过光电耦合器142(U2)二次侧输出回路的缓冲输出DO_0～DO_15信号，图8中仅显示了第一路二次侧输出回路电路。当FPGA控制DOUT0_0为高电平时，经缓冲器141(图8中显示型号为SN74LVC244PW)输出DO_0也为高电平，DO_0通过串联1K电阻使得光电耦合器142(U2)一次侧导通，从而使得光电耦合器142(U2)二次侧的4脚与3脚导通，即输出ext1_IN+、ext1_IN-的导通回路，反之则断开输出。

于本实施例中，所述驱动电路150用于与多个被驱动设备相连，用于驱动各所述被驱动设备运行。

于本实施例中，如图2和图3所示，所述驱动电路150包括：单相交流电驱动电路151和三相交流电驱动电路152。所述三相交流电驱动电路152例如提供5路三端双向可控硅三相交流电输出，用于直接驱动三相感应电机设备及为三相交流设备供电；所述单相交流电驱动电路151例如提供4路三端双向可控硅单相交流电输出，用于直接驱动单相交流电供电设备及单相感应电机设备。

于本实施例中，如图9所示，所述单相交流电驱动电路151包括：开关电路1511，单相电驱动电路1512，过载检测电路1513以及逻辑控制电路1514。

如图10所示，所述开关电路1511(图10中的场效晶体管Q3)与所述FPGA集成电路板100的处理器相连，根据所述FPGA集成电路板100的处理器输出的使能信号进行导通和关闭；所述过载检测电路1513分别与所述被驱动设备和所述逻辑控制电路1514相连，检测所述被驱动设备是否发生过载并将检测到的所述被驱动设备是否发生过载的检测信号输出至所述逻辑控制电路1514；所述逻辑控制电路1514(逻辑控制芯片)分别与所述过载检测电路1513和所述单相电驱动电路1512相连，根据外部使能控制信号生成驱动所述被驱动设备运转的使能驱动信号并将所述使能驱动信号输出至所述单相电驱动电路1512，同时根据从所述过载检测电路1513接收到的过载检测信号停止向所述单相电驱动电路1512输出所述使能驱动信号；单相电驱动电路1512分别与所述开关电路1511和所述被驱动设备相连，在从所述逻辑控制电路1514接收到所述使能驱动信号并在所述开关电路1511导通时生成驱动所述被驱动设备运行的单相驱动信号，在未接收到所述使能驱动信号时停止驱动所述被驱动设备运行。

于本实施例中，所述过载检测电路1513包括：电流传感器，与所述被驱动设备相连，检测所述被驱动设备中的电流；比较器，分别与所述电流传感器和所述逻辑控制电路1514相连，将所述电流传感器检测的电流与预设过载保护电流进行比较，若所述电流传感器检测的电流大于等于预设过载保护电流，则输出过载检测信号至所述逻辑控制电路1514，若所述电流传感器检测的电流小于预设过载保护电流，则输出未过载检测信号至所述逻辑控制电路1514。

其中，所述单相电驱动电路1512包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

如图10所示，所述单相交流电驱动电路151的工作原理如下：

En_1P_0与FPGA的BANK5中的引脚相连，用于形成单相交流电驱动电路151的使能信号，当En_1P_0为高电平时，则场效晶体管Q3导通进而使得与Q3形成串联回路的可控硅光电耦合器U24的一次侧导通，进而驱动三端双向可控硅T3导通，输出单相交流电L1、N。电流传感器U25将通过其本身的交流电流信号转换为模拟电压输出，传感比例为100mv/A，当无电流信号输出时，电流传感器U25(例如型号为ACS714LLCTR-20A-T)输出VCC/2的直流电压，供电电压VCC为5V，所以电流传感器U25的VIOUT引脚将输出的模拟电压信号为直流电压5/2＝2.5V并叠加上传感比例100mv/A的交流电压信号。传感后的模拟电压信号连接到比较器U23(LM2903D)的2脚并与1脚采用电阻分压设定好的电压阀值比较。如图10中所示，比较器U23(LM2903D)的1脚设定的阀值为[22K/(22K+10K)]≈3.5V，3.5V-2.5V＝1V，1V/100mv/A＝10A，即当经过电流传感器U25的交流电流值大于10A时，比较器U23发生跳转，并将过载信号输入FPGA，FPGA的逻辑控制电路1514对过载信号始终按照一定周期检测，如果检测到过载检测电路1513发出的过载信号则逻辑控制电路1514内部计数寄存器进行累加操作，并且每隔一定时间周期会自动清除一次计数寄存器，当计数寄存器计数累加超过一定数值时则判定为过载发生，并将此状态通过EtherCAT总线反馈给上位机***并同时取消使能控制信号En_1P_0，切断交流电输出。一旦逻辑控制电路1514判定过载发生，则此状态不可消除，除非上位机通过EtherCAT总线对此状态进行复位处理。

于本实施例中，如图11所示，所述三相交流电驱动电路152包括：开关电路1521，三相电驱动电路1522，过载检测电路1523以及逻辑控制电路1524。

如图12所示，所述开关电路1521(场效晶体管Q4)与所述FPGA集成电路板100的处理器相连，根据所述FPGA集成电路板100的处理器输出的使能信号进行导通和关闭；所述过载检测电路1523分别与所述被驱动设备和所述逻辑控制电路1524相连，检测所述被驱动设备是否发生过载并将检测到的所述被驱动设备是否发生过载的检测信号输出至所述逻辑控制电路1524；所述逻辑控制电路1524分别与所述过载检测电路1523和所述三相电驱动电路1522相连，根据外部使能控制信号生成驱动所述被驱动设备运转的使能驱动信号并将所述使能驱动信号输出至所述三相电驱动电路1522，同时根据从所述过载检测电路1523接收到的过载检测信号停止向所述三相电驱动电路1522输出所述使能驱动信号；所述三相电驱动电路1522分别与所述开关电路1521和所述被驱动设备相连，在从所述逻辑控制电路1524接收到所述使能驱动信号并在所述开关电路1521导通时生成驱动所述被驱动设备运行的三相驱动信号，在未接收到所述使能驱动信号时停止驱动所述被驱动设备运行。

其中，如图12所示，所述过载检测电路1523包括：第一电流传感器、第二电流传感器以及第三电流传感器，分别与三相所述被驱动设备的三相接电线相连，检测所述被驱动设备中的电流；第一比较器、第二比较器以及第三比较器，分别与所述第一电流传感器、所述第二电流传感器以及所述第三电流传感器对应相连，并与所述逻辑控制电路1524相连，将分别对应将各电流传感器检测的电流与预设过载保护电流进行比较，若所述电流传感器检测的电流大于等于预设过载保护电流，则输出过载检测信号至所述逻辑控制电路1524，若所述电流传感器检测的电流小于预设过载保护电流，则输出未过载检测信号至所述逻辑控制电路1524。

于本实施例中，所述三相电驱动电路包括分别与所述开关电路1521相连的三个可控硅驱动电路，每一个所述可控硅驱动电路包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

如图12所示，所述三相交流电驱动电路152的工作原理如下：

En_3P_0与FPGA的BANK5中的引脚相连，用于形成三相交流电驱动电路152的使能信号，当En_3P_0为高电平时，则场效晶体管Q4导通进而使得与Q4形成串联回路的U26、U29、U31三个可控硅光电耦合器的一次侧导通，进而驱动三端双向可控硅T4、T5、T6导通并经过电流传感器ACS714LLCTR-20A-T输出三相交流电U、V、W。电流传感器将通过其本身的交流电流信号转换为模拟电压输出，传感比例为100mv/A，当无电流信号输出时，电流传感器(例如型号为ACS714LLCTR-20A-T)U27，U30，U32，输出VCC/2的直流电压，供电电压VCC为5V，所以电流传感器U27，U30，U32的VIOUT引脚将输出的模拟电压信号为直流电压5/2＝2.5V并叠加上传感比例100mv/A的交流电压信号。传感后的模拟电压信号连接到比较器(例如型号为LM2903D)U23，U24，U25的2脚并与1脚采用电阻分压设定好的电压阀值比较。如图12中所示，比较器U23，U24，U25的1脚设定的阀值为[22K/(22K+10K)]≈3.5V，3.5V-2.5V＝1V，1V/100mv/A＝10A，即当经过电流传感器的交流电流值大于10A时，比较器发生跳转，并将过载信号输入FPGA，逻辑控制电路1524对过载信号始终按照一定周期检测，如果检测到过载检测电路1523发出的过载信号则逻辑控制电路1524内部计数寄存器进行累加操作，并且每隔一定时间周期会自动清除一次计数寄存器，当计数寄存器计数累加超过一定数值时则判定为过载发生，并将此状态通过EtherCAT总线反馈给上位机***并同时取消使能控制信号En_3P_0，切断交流电输出。一旦逻辑控制电路1524判定过载发生，则此状态不可消除，除非上位机通过EtherCAT总线对此状态进行复位处理。

于本实施例中，如图2和图13所示，所述电气集成式控制器还包括：电能计量电路170，与为所述FPGA集成电路板100供电的三相电源相连，用于对所述FPGA集成电路板100和各电路的电能消耗进行计量。

于本实施例中，所述电能计量电路170为三相四线制，三相四线制所述电能计量电路170将电压与电流转换为从站***可以识别的二进制信息并经电能算法的处理然后通过工业现场总线把相应的电流值、电压值、有功功率值、无功功率值信息状态传输给上位机主站进行处理和显示。

所述电能计量电路170包括：电流互感电路、电压调理电路以及电能计量芯片。

所述电流互感电路与为所述FPGA集成电路板100供电的三相电源的电源输入端相连，用于感应电源输入端每相的电流值。

具体地，所述电流互感电路包括第一电流互感器A1、第二电流互感器A2以及第三电流互感器A3，分别与为所述FPGA集成电路板100和各电路供电的三相电源的三相连接端相连。第一电流互感器A1、第二电流互感器A2以及第三电流互感器A3均为霍尔效应的电流互感器，原副边匝数比为1000:1，原边最大通流能力为50A，即副边最大感应电流为50mA。

所述电压调理电路与为所述FPGA集成电路板100供电的三相电源的电源输入端相连，用于采集所述电源输入端输入到所述FPGA集成电路板的每相电压值。

具体地，所述电压调理电路包括第一电阻分压回路、第二电阻分压回路以及第三电阻分压回路，分别与为所述FPGA集成电路板100和各电路供电的三相电源的三相连接端相连。

所述电能计量芯片与所述电流互感电路、所述电压调理电路以及所述FPGA集成电路板100的处理器相连，根据所述电流互感电路感应的电流值和所述电压调理电路获取的电压值计量对应的电能消耗数据，并将计量的所述电能消耗数据发送至所述FPGA集成电路板100的处理器；所述外部控制设备通过所述总线通信电路110从所述FPGA集成电路板100的处理器获取所述电能消耗数据。

于本实施例中，所述电能计量芯片具有电压采集通道和电流采集通道。于本实施例中，所述电能计量芯片例如采用ADE7880电能计量芯片。

ADE7880电能计量芯片是ADI公司的一款高精度、三相计量IC，采用串行口，并内置多个二阶Σ-Δ型模数转换器、数字积分器、基准电压源电路及所有必需的信号处理电路，实现总基波和谐波有功/视在功率测量和有效值计算，以及基波有功/无功功率测量。ADE7880芯片内部有专门的数字信号处理器(DSP)负责实现信号处理，DSP程序存储在内部ROM存储器中。ADE7880通过电流通道IAP IAN，IBP IBN，ICP ICN及电压通道VAP，VBP，VCP，VCN采集模拟电流及电压信号，然后分别进行DA转换为ADE7880可以识别的数字量信号，内部DSP对这些数字信号进行算法处理并经过SPI串行总线连接到FPGA。上位机可经过EtherCAT总线向FPGA实时的读取被ADE7880电能计量芯片采集到的电能数据信息。电流采集通道采用5Ω的负载电阻值将经过第一电流互感器A1、第二电流互感器A2以及第三电流互感器A3副边感应到的实时电流信号变为电压信号传输到ADE7880芯片，电压采集通道将每相电压按照串联2.32M、2.32M、3.24M、10K电阻值进行分压的方式得到所需的三相交流电压信号。

于本实施例中，如图2和图14所示，所述电气集成式控制器还包括：三相交流电缺相检测电路180，与所述FPGA集成电路板100的三相交流电输入端口相连，用于检测输入到所述FPGA集成电路板100中的三相交流电是否缺相。所述三相交流电缺相检测电路180包括：检测电路，用于检测三相交流电的输入；缺相判断电路，用于根据三相交流电的输入判断所述三相交流电是否缺相。

于本实施例中，如图14所示，所述检测电路包括：第一光电耦合器U21A、第二光电耦合器U21B以及第三光电耦合器U21C，分别与三相交流电的三相连接端相连并在输入交流电时导通；所述缺相判断电路包括：第一比较器U20A、第二比较器U20B、第三比较器U20C、第四比较器U20D、场效应晶体管Q1、电容C62、第四光电耦合器U21D；第一比较器U20A、第二比较器U20B、第三比较器U20C的输入端分别对应与第一光电耦合器U21A、第二光电耦合器U21B以及第三光电耦合器U21C相连，输出端与所述场效应晶体管Q1的栅极相连；所述电容C62的两端分别与所述场效应晶体管Q1的源极和漏极相连；所述场效应晶体管Q1的漏极连接所述第四比较器U20D的正极输入端；所述第四比较器U20D的输出端与所述第四光电耦合器U21D相连。

其中，所述第四光电耦合器U21D的输出端与所述FPGA集成电路板100的处理器相连，将是否缺相的检测信号输出至所述FPGA集成电路板100的处理器；所述外部控制设备通过所述总线通信电路110从所述FPGA集成电路板100的处理器获取所述是否缺相的检测信号。

如图14所示，所述三相交流电缺相检测电路180的检测原理如下：

当三相交流电源输入正常时，在交流电源工作周期的任一时刻，U21A、U21B、U21C这三个光电耦合器始终会有一个处于导通状态，即控制信号Uc始终处于低电平信号，场效应晶体管Q1不导通，例如，第三比较器U20C的9脚电压高于8脚电压，第三比较器U20C输出端14脚将输出高电平12V，所以光电耦合器U21D不导通，从而使缺相报警信号Default_Phase为低电平，表示不缺相。当三相电压输入缺任何一相时，线电压将只有一相，当该相线电压在过零点附近时，光电耦合器U21A、U21B、U21C不会导通，控制信号在此刻处于高电平信号并触发场效应晶体管Q1导通，跨接于场效应晶体管Q1源极和漏极之间的电容C62将被旁路并快速放电，电平变为0V，由于到下一个过零点时刻的周期为10ms，即在10ms的这段时间内，光电耦合器U21A、U21B、U21C这三个光电耦合器始终会有一个处于导通状态，使得信号Uc在此段时间内为低电平，Q1关断，电源12V通过电阻R85对电容C62充电，由公式Vt＝V0+(Vu-V0)*[1-e(-t/RC)]，V0＝0V，Vu＝12V，t＝10ms，R＝10K，C＝10uF，可以计算出在经过10ms时间后Vt≈0.1Vu＝1.2V，所以比较器U20C的9脚电压在过零点以外的任何时间内始终是低于8脚电压值的，所以U20C的14脚始终输出为0V，这样光电耦合器U21D的一次侧导通，即由12V电源经电阻R84并连接光电耦合器U21D的第7脚与第8脚导通，所以光电耦合器U21D的二次侧导通，5V电源经电阻R89与R90串联分压输出3.3V电平的Default_Phase的缺相报警信号给FPGA，并通过EtherCAT总线将此状态反馈给上位机。

于本实施例中，所述供电电路160包括为所述FPGA集成电路板100供电的独立供电电路161和为上述各电路供电的多个供电子电路。

于本实施例中，如图15所示，所述独立供电电路161包括：与所述FPGA集成电路板100的处理器相连的降压型开关电源芯片和与所述降压型开关电源芯片相连的低压差线性稳压器。

如图15所示，于本实施例中，所述独立供电电路161使用了LINEAR公司的LT3507AEUHF的开关电源芯片，它是一款三通道降压型的开关电源集成电路芯片，此芯片还可提供一路LDO低压差线性稳压器。电源输入范围为6～36V，总共输出4个通道的可调节电压，输出可调节电压计算公式VOUT＝[(RFBB·800mv)/RFBT]+800mv，可以分别转换出VCC3.3，3.3VPHY，VCC1.2，VCC2.5这四组供电电压，并分别通过输出电容进行滤波，保证输出极小的纹波电压，输出纹波电压范围仅10mv左右。电流驱动能力VCC3.3达到2.7A，3.3VPHY达到1.8A，VCC1.2达到1.8A，VCC2.5(LDO)达到300mA，充分满足FPGA的供电需求和部分IO外设的供电需求。LT3507AEUHF开关电源集成电路芯片为QFN封装(5mm x 7mm)，体积非常小，整个独立供电电路161所占PCB面积只有2cm²左右。

于本实施例中，所述降压型开关电源芯片的引脚和所述FPGA集成电路板100的处理器的电源引脚之间连接有去耦电容。去耦电容可滤除FPGA集成电路板100的处理器(即FPGA核心主控制单元)工作过程中所产生的高频噪声，增强FPGA的抗干扰性能，布线中将去耦电容尽量靠近电源引脚和地引脚，让去耦电容的两端引线尽量短。

于本实施例中，如图3所示，多个供电子电路包括3.3V供电子电路、5V供电子电路163，12V供电子电路162等，根据需要配置于需要的电路中。

如图16所示，显示为本发明的电气集成式控制器中12V供电子电路162的电路结构图。

于本实施例中，所述12V供电子电路162采用TI公司的一款降压型的开关电源芯片LM22676MR-ADJ，该芯片可接受的电压输入范围为4.5V～42V，输出可调节电压计算公式VOUT＝[(1.285v·RFBT)/RFBB]+1.285v，通过调节图中电阻R78与R77的电阻值使得输出电压调整为所需的12V电压，并分别通过输出电容进行滤波，保证输出极小的纹波电压，输出纹波电压范围仅10mv左右。LM22676MR-ADJ的最大电流驱动能力为3A，满足使用需求。

图17所示，显示为本发明的电气集成式控制器中5V供电子电路163的电路结构图。于本实施例中，所述5V供电子电路163采用LDO芯片NCP1117-5V。

于本实施例中，所述电气集成式控制器还包括集成于所述FPGA集成电路板100上的：时钟输入电路190，程序配置电路1100，调试接口电路1110以及外扩RAM芯片1120。

于本实施例中，如图18所示，所述时钟输入电路190为所述FPGA集成电路板100的处理器提供工作时钟。

如图18所示，FPGA集成电路板100的处理器(即FPGA核心主控制单元)通过专用时钟输入引脚与时钟输入电路190相连接，时钟输入选用25MHz的有源晶振，且时钟输出端需串接一33Ω的匹配电阻接至FPGA的16个专用时钟输入端之一，该25MHz时钟经FPGA内部的PLL锁相环改善时钟质量和倍频后，用作整个时钟输入电路190的工作时钟，即每一个时钟的上升沿/下降沿都触发FPGA内的特定操作。此款CycloneⅣ的FPGA具有CLK1～CLK15共15根专用时钟输入线，未使用的专用时钟输入线可作为输入口，但不可以配置为输出口。

于本实施例中，如图19所示，所述程序配置电路1100将所述FPGA集成电路板100的配置数据从外部非易失存储器Flash或EEPROM载入到所述FPGA集成电路板100中。

如图19所示，FPGA集成电路板100的处理器(即FPGA核心主控制单元)的引脚ASDO、nCSO、DATA0、DCLK和电源VCC3.3、地GND，与EPCS16程序配置芯片电路e相连接。FPGA的配置是将FPGA的配置数据从外部非易失存储器Flash或EEPROM载入到FPGA中，FPGA的nCE直接接GND，nSTATUS和CONF_DONE用10K电阻上拉至VCCIO，CONFIG是配置控制输入管脚，FPGA处于用户模式时，若该管脚被外部驱动为低电平，则FPGA马上进入复位状态，所有的IO管脚被置为高阻态，该管脚重新变高后，FPGA开始进行重配置。因此，nCONFIG也应用10K电阻上拉至VCCIO。

于本实施例中，如图20所示，所述调试接口电路1110为所述FPGA集成电路板100的处理器提供调试接口。所述调试接口电路1110为JTAG调试接口电路1110。

如图20所示，FPGA集成电路板100的处理器(即FPGA核心主控制单元)通过引脚STDI、STDO、STCK、STMS和电源VCC2.5、地GND，与调试接口电路1110相连接。FPGA的模式选择输入引脚MSEL[2:0]外部无须电阻直接接在GND或VCCA＝2.5V来决定配置模式。因选用EPCS器件使用3.3V的配置电平标准，故为选择AS(主动串行)配置模式，MSEL3接GND，MSEL2接GND，MSEL1接2.5V，MSEL0接GND。JTAG配置方式的优先级最高，进行JTAG配置时，无视MSEL[3:0]的接法，即JTAG配置模式不受MSEL[3:0]管脚控制。JTAG引脚的定义为：TCK为测试时钟输入，TMS为测试模式选择，TMS用来设置JTAG接口处于某种特定的测试模式。TDI为测试数据输入，数据通过TDI引脚输入JTAG接口；TDO为测试数据输出，数据通过TDO引脚从JTAG接口输出。

于本实施例中，如图21所示，所述外扩RAM芯片1120，为所述FPGA集成电路板100提供外接存储空间。

如图21所示为外扩RAM芯片1120的示意图，为提高FPGA的工作性能，选用了ISSI公司的容量为2MB，速度为10ns的RAM芯片IS61WV6416EEBLL-10BI，该芯片可提供足够快速的响应时间和较大的存储空间，满足FPGA的工作需要。RAM芯片的地址线SRAM_A0-SRAM_A15、数据线SRAM_D0-SRAM_D15、控制线SRAM_CEn、SRAM_OEn、SRAM_WEn、SRAM_BHEn、SRAM_BLEn分别与FPGA的BANK2部分引脚相连。

应用本实施例的电气集成式控制器，具有如下优势：

在生产制造端，依靠本发明的电气集成式工业控制器的高集成化和高一致性的优点，在进行规模化生产时，可以节省大量人力作业和调试开通时间，大幅度的提高生产效率和降低生产运营成本。

在市场售后端，相对于传统电气方案的几十上百个分散电气部件及其所构成的复杂物理连接线路，本发明的电气集成式工业控制器可以大大降低维护检修的难度和时间消耗，给市场维护带来极大的便捷性，可以更大程度的提升市场端机床的运行效率，降低因机床维护时间延长而给客户造成的直接经济损失。

传统电气方案可接入的传感器极为有限，只能提供液压失效和舱门未关信息，无法获知本机相关故障和***保护信息，而本发明的电气集成式工业控制器还集成了电能质量监测、实时电能消耗、环境温度、本机温度、实时本机运行状态和故障等诸多信息参数，为实现智能制造创造更多可能。

综上所述，本发明依托于FPGA集成电路板，将传统方案中的控制器、离散动作器、连接硬线三个功能单元集成到FPGA集成电路板上，基于FPGA集成电路板极高的处理速度和大量的内部IO资源以及采用网络通信的方式，可以搭载大量的传感器资源，可以向高层MES***报告多种现场的状态和故障信息：包括本机自身的状态和故障，而且本发明同时也预留了工业机器人的通信/控制接口，可以搭配第三方的工业机器人协同工作，实现更高程度的工厂自动化，此外，本发明可与主控制室或上位机组成控制***并完成工业现场的传感器与执行机构信号匹配，具有高电气集成化的、高可靠性的、高维护性的、低成本的优势。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中包括通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (23)

1.一种电气集成式控制器，其特征在于，包括：

FPGA集成电路板，集成于所述FPGA集成电路板上的：

总线通信电路，用于与外部控制设备进行通信；

驱动电路，用于与多个被驱动设备相连，用于驱动各所述被驱动设备运行；

供电电路，包括为所述FPGA集成电路板供电的独立供电电路和为上述各电路供电的多个供电子电路。

2.根据权利要求1所述的电气集成式控制器，其特征在于，所述总线通信电路包括：设于所述FPGA集成电路板的处理器中用于与所述外部控制设备进行通信的通信IP软核、设于所述FPGA集成电路板上且与所述通信IP软核相连的通信输入接口、通信输出接口以及连接于所述通信输入接口、所述通信输出接口与所述外部控制设备之间的通信电路。

3.根据权利要求2所述的电气集成式控制器，其特征在于，所述通信电路包括：

通信物理层芯片，与所述FPGA集成电路板上的所述通信输入接口和所述通信输出接口相连；

网络变压器，与所述通信物理层芯片相连，用于对所述通信物理层芯片的通信信号进行隔离和转换；

通信接口，与所述网络变压器和所述外部控制设备相连，用于与所述外部控制设备进行通信。

4.根据权利要求1所述的电气集成式控制器，其特征在于，所述电气集成式控制器还包括集成于所述FPGA集成电路板上的：

多路开关量输入电路，用于与多个开关量输出设备相连，读取各所述开关量输出设备的开关量输入状态；

多路开关量输出电路，用于与多个开关量输入设备相连，向各所述开关量输入设备输入开关量以控制各所述开关量输入设备；

多路光耦二次侧输出回路电路，用于与多个信号回路设备相连，向各所述信号回路设备输出回路信号以控制各所述信号回路设备的状态。

5.根据权利要求4所述的电气集成式控制器，其特征在于，每一路所述开关量输入电路包括：

光电耦合器，用于隔离和调理所述开关量输入信号；

其中，所述光电耦合器具有接收端子和传输端子；所述接收端子对应与所述开关量输出设备相连并读取各所述开关量输出设备的开关量输入信号；所述传输端子与所述FPGA集成电路板的处理器相连，将经所述光电耦合器隔离和调理后的所述开关量输入信号传输至所述FPGA集成电路板的处理器。

6.根据权利要求4所述的电气集成式控制器，其特征在于，每一路所述开关量输出电路包括：

固态继电器，用于根据所述开关量输入信号生成驱动所述开关量输入设备的驱动控制信号；

其中，所述固态继电器具有接收端子和输出端子；所述接收端子与所述FPGA集成电路板的处理器相连，接收所述处理器输出的开关量控制信号；所述输出端子与所述开关量输入设备相连，用于将所述固态继电器生成的所述驱动控制信号输入到所述开关量输入设备以控制所述开关量输入设备。

7.根据权利要求4所述的电气集成式控制器，其特征在于，每一路所述二次侧输出回路电路包括：

缓冲器，与所述FPGA集成电路板的处理器相连，接收所述处理器输出的回路控制信号；

光电耦合器，具有与所述缓冲器相连的一次侧连接端和具有两个输出端子且与所述信号回路设备形成回路的二次侧连接端。

8.根据权利要求1所述的电气集成式控制器，其特征在于，所述驱动电路包括：单相交流电驱动电路和三相交流电驱动电路。

9.根据权利要求8所述的电气集成式控制器，其特征在于，所述单相交流电驱动电路包括：开关电路，单相电驱动电路，过载检测电路以及逻辑控制电路；

所述开关电路与所述FPGA集成电路板的处理器相连，根据所述FPGA集成电路板的处理器输出的使能信号进行导通和关闭；

所述过载检测电路分别与所述被驱动设备和所述逻辑控制电路相连，检测所述被驱动设备是否发生过载并将检测到的所述被驱动设备是否发生过载的检测信号输出至所述逻辑控制电路；

所述逻辑控制电路分别与所述过载检测电路和所述单相电驱动电路相连，根据外部使能控制信号生成驱动所述被驱动设备运转的使能驱动信号并将所述使能驱动信号输出至所述单相电驱动电路，同时根据从所述过载检测电路接收到的过载检测信号停止向所述单相电驱动电路输出所述使能驱动信号；

单相电驱动电路分别与所述开关电路和所述被驱动设备相连，在从所述逻辑控制电路接收到所述使能驱动信号并在所述开关电路导通时生成驱动所述被驱动设备运行的单相驱动信号，在未接收到所述使能驱动信号时停止驱动所述被驱动设备运行。

10.根据权利要求9所述的电气集成式控制器，其特征在于，所述过载检测电路包括：

电流传感器，与所述被驱动设备相连，检测所述被驱动设备中的电流；

比较器，分别与所述电流传感器和所述逻辑控制电路相连，将所述电流传感器检测的电流与预设过载保护电流进行比较，若所述电流传感器检测的电流大于等于预设过载保护电流，则输出过载检测信号至所述逻辑控制电路，若所述电流传感器检测的电流小于预设过载保护电流，则输出未过载检测信号至所述逻辑控制电路。

11.根据权利要求9所述的电气集成式控制器，其特征在于，所述单相电驱动电路包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

12.根据权利要求8所述的电气集成式控制器，其特征在于，所述三相交流电驱动电路包括：开关电路，三相电驱动电路，过载检测电路以及逻辑控制电路；

所述开关电路与所述FPGA集成电路板的处理器相连，根据所述FPGA集成电路板的处理器输出的使能信号进行导通和关闭；

所述过载检测电路分别与所述被驱动设备和所述逻辑控制电路相连，检测所述被驱动设备是否发生过载并将检测到的所述被驱动设备是否发生过载的检测信号输出至所述逻辑控制电路；

所述逻辑控制电路分别与所述过载检测电路和所述三相电驱动电路相连，根据外部使能控制信号生成驱动所述被驱动设备运转的使能驱动信号并将所述使能驱动信号输出至所述三相电驱动电路，同时根据从所述过载检测电路接收到的过载检测信号停止向所述三相电驱动电路输出所述使能驱动信号；

所述三相电驱动电路分别与所述开关电路和所述被驱动设备相连，在从所述逻辑控制电路接收到所述使能驱动信号并在所述开关电路导通时生成驱动所述被驱动设备运行的三相驱动信号，在未接收到所述使能驱动信号时停止驱动所述被驱动设备运行。

13.根据权利要求12所述的电气集成式控制器，其特征在于，所述过载检测电路包括：

第一电流传感器、第二电流传感器以及第三电流传感器，分别与三相所述被驱动设备的三相接电线相连，检测所述被驱动设备中的电流；

第一比较器、第二比较器以及第三比较器，分别与所述第一电流传感器、所述第二电流传感器以及所述第三电流传感器对应相连，并与所述逻辑控制电路相连，将分别对应将各电流传感器检测的电流与预设过载保护电流进行比较，若所述电流传感器检测的电流大于等于预设过载保护电流，则输出过载检测信号至所述逻辑控制电路，若所述电流传感器检测的电流小于预设过载保护电流，则输出未过载检测信号至所述逻辑控制电路。

14.根据权利要求12所述的电气集成式控制器，其特征在于，所述三相电驱动电路包括分别与所述开关电路相连的三个可控硅驱动电路，每一个所述可控硅驱动电路包括可控硅光电耦合器和与所述可控硅光电耦合器连接的三端双向可控硅。

15.根据根据权利要求1所述的电气集成式控制器，其特征在于，所述电气集成式控制器还包括：

电能计量电路，与为所述FPGA集成电路板供电的三相电源相连，用于对所述FPGA集成电路板和各电路的电能消耗进行计量；所述电能计量电路包括：

电流互感电路，与为所述FPGA集成电路板供电的三相电源的电源输入端相连，用于感应电源输入端每相的电流值；

电压调理电路，与为所述FPGA集成电路板供电的三相电源的电源输入端相连，用于采集所述电源输入端输入到所述FPGA集成电路板的每相电压值；

电能计量芯片，分别与所述电流互感电路、所述电压调理电路以及所述FPGA集成电路板的处理器相连，根据所述电流互感电路感应的电流值和所述电压调理电路获取的电压值计量对应的电能消耗数据，并将计量的所述电能消耗数据发送至所述FPGA集成电路板的处理器；所述外部控制设备通过所述总线通信电路从所述FPGA集成电路板的处理器获取所述电能消耗数据。

16.根据根据权利要求15所述的电气集成式控制器，其特征在于，所述电能计量电路为三相四线制，所述电流互感电路包括第一电流互感器、第二电流互感器以及第三电流互感器，分别与为所述FPGA集成电路板和各电路供电的三相电源的三相连接端相连；所述电压调理电路包括第一电阻分压回路、第二电阻分压回路以及第三电阻分压回路，分别与为所述FPGA集成电路板和各电路供电的三相电源的三相连接端相连。

17.根据根据权利要求15所述的电气集成式控制器，其特征在于，所述电能计量芯片具有电压采集通道和电流采集通道。

18.根据权利要求1所述的电气集成式控制器，其特征在于，所述电气集成式控制器还包括：

三相交流电缺相检测电路，与所述FPGA集成电路板的三相交流电输入端口相连，用于检测输入到所述FPGA集成电路板中的三相交流电是否缺相；所述三相交流电缺相检测电路包括：

检测电路，用于检测三相交流电的输入；

缺相判断电路，用于根据三相交流电的输入判断所述三相交流电是否缺相。

19.根据权利要求18所述的电气集成式控制器，其特征在于，

所述检测电路包括：第一光电耦合器、第二光电耦合器以及第三光电耦合器，分别与三相交流电的三相连接端相连并在输入交流电时导通；

所述缺相判断电路包括：第一比较器、第二比较器、第三比较器、第四比较器、场效应晶体管、电容、第四光电耦合器；

所述第一比较器、所述第二比较器、所述第三比较器的输入端分别对应与所述第一光电耦合器、所述第二光电耦合器以及所述第三光电耦合器相连，输出端与所述场效应晶体管的栅极相连；所述电容的两端分别与所述场效应晶体管的源极和漏极相连；所述场效应晶体管的漏极连接所述第四比较器的正极输入端；所述第四比较器的输出端与所述第四光电耦合器相连。

20.根据权利要求19所述的电气集成式控制器，其特征在于，所述第四光电耦合器的输出端与所述FPGA集成电路板的处理器相连，将是否缺相的检测信号输出至所述FPGA集成电路板的处理器；所述外部控制设备通过所述总线通信电路从所述FPGA集成电路板的处理器获取所述是否缺相的检测信号。

21.根据权利要求1所述的电气集成式控制器，其特征在于，所述独立供电电路包括：与所述FPGA集成电路板的处理器相连的降压型开关电源芯片和与所述降压型开关电源芯片相连的低压差线性稳压器。

22.根据权利要求21所述的电气集成式控制器，其特征在于，所述降压型开关电源芯片的引脚和所述FPGA集成电路板的处理器的电源引脚之间连接有去耦电容。

23.根据权利要求1所述的电气集成式控制器，其特征在于，所述电气集成式控制器还包括集成于所述FPGA集成电路板上的：

时钟输入电路，为所述FPGA集成电路板的处理器提供工作时钟；

程序配置电路，将所述FPGA集成电路板的配置数据从外部非易失存储器Flash或EEPROM载入到所述FPGA集成电路板中；

调试接口电路，为所述FPGA集成电路板的处理器提供调试接口；

外扩RAM芯片，为所述FPGA集成电路板提供外接存储空间。