CN108346618B - 半导体器件及其制作方法、电子装置 - Google Patents

半导体器件及其制作方法、电子装置 Download PDF

Info

Publication number
CN108346618B
CN108346618B CN201710060662.1A CN201710060662A CN108346618B CN 108346618 B CN108346618 B CN 108346618B CN 201710060662 A CN201710060662 A CN 201710060662A CN 108346618 B CN108346618 B CN 108346618B
Authority
CN
China
Prior art keywords
pad
passivation layer
area
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710060662.1A
Other languages
English (en)
Other versions
CN108346618A (zh
Inventor
殷原梓
李日鑫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710060662.1A priority Critical patent/CN108346618B/zh
Publication of CN108346618A publication Critical patent/CN108346618A/zh
Application granted granted Critical
Publication of CN108346618B publication Critical patent/CN108346618B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括提供半导体衬底，在所述半导体衬底上形成互连结构，在所述互连结构上形成第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；形成填充所述第一开口并覆盖所述第一钝化层的金属层；图形化所述金属层以形成焊盘；其中，所述焊盘包括位于中心的第一区域和位于所述第一区域四周的第二区域，所述第二区域的表面高于所述第一区域的表面。该制作方法通过形成周围厚中心薄的台阶结构焊盘，可以克服目前引线键合后焊盘容易破碎的容易，提高了器件的良率。该半导体器件及电子装置具体类似的优点。

Description

半导体器件及其制作方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
在半导体制造工艺中，进行芯片封装时，需要将芯片顶层的焊盘与引线框架上对应的焊盘或者引线对接，这样可以通过引线框架将芯片与外部电路连接。图1A示出了形成有焊盘的器件进行引线键合的示意图，如图1A所示，其中，半导体器件包括衬底100，在衬底100上形成器件结构，例如PMOS或NMOS，然后在其上形成金属互连结构，示例性地包括金属层M1、M2、M3、UTM，金属层之间通过层间介电层101隔离，在顶部金属层UTM上形成第一钝化层102，第一钝化层102上形成再分布线104和焊盘105(图中虚线区域)，再分布线104和焊盘105通过形成在第一钝化层102中的接触插塞103与下方金属层电连接，在第一钝化层102上还形成有第二钝化层106，第二钝化层106中形成有暴露焊盘105的开口，焊球107在键合力作用下与焊盘键合。
最近发现28nm产品在引线键合之后，常常出现铝焊盘破碎问题，如图1B所示，引线键合后铝焊盘(图中虚线区域)破碎，这会对产品性能和良率造成重大影响。
因此，需要提出一种新的半导体器件及其制作方法、以及电子装置，以至少部分地解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，其可以克服目前的半导体器件的焊盘引线键合后容易破碎的问题。
为了克服目前存在的问题，本发明一方面提供一种形成再分布焊盘的方法，其包括：提供半导体衬底，在所述半导体衬底上形成互连结构，在所述互连结构上形成第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；形成填充所述第一开口并覆盖所述第一钝化层的金属层；图形化所述金属层以形成焊盘；其中，所述焊盘包括位于中心的第一区域和位于所述第一区域四周的第二区域，所述第二区域的表面高于所述第一区域的表面。
进一步地，所述第一区域的形状与待与所述焊盘键合的引线焊球的形状对应。
进一步地，所述第一区域的形状为圆形。
进一步地，在图形化所述金属层以形成所述焊盘的同时还形成再分布线，所述再分布线的表面与所述第一区域的表面齐平。
进一步地，所述第一区域的厚度为3um～5um，所述区域的第二厚度为4um～7um。
进一步地，图形化所述金属层以形成所述再分布线和所述焊盘的步骤包括：对所述金属层进行第一次图形化，以形成所述焊盘，并使所述金属层中除所述焊盘的第二区域之外的区域与所述焊盘的第一区域齐平；对所述金属层进行第二次图形化，以形成所述再分布线。
进一步地，该形成再分布焊盘的方法还包括：
在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖所述再分布线并具有暴露所述焊盘的第二开口。
根据本发明的半导体器件的制作方法，通过形成周围厚中心薄的台阶结构焊盘，使得引线键合过程中，键合力首先作用在四周的高台阶上，而由于焊盘四周较厚，可以缓冲掉大部分键合力，当焊球真正接触焊盘的中心低台阶时，残余的键合力已经不足以损坏铝焊盘了。根据本发明的半导体器件的制作方法，只增加局部区域铝的厚度，对整体的再布线铝的结构和厚度没有改变，因此不会引入额外的薄膜应力，不仅在制作工艺上很容易实现，而且效果明显。
本发明又一方面提供一种半导体器件，其包括：半导体衬底，在所述半导体衬底上形成有互连结构，在所述互连结构上形成有第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；位于所述第一钝化层上并填充所述第一开口的焊盘，其中，所述焊盘包括位于中心的第一区域和位于所述第一区域四周的第二区域，所述第二区域的表面高于所述第一区域的表面。
进一步地，所述第一区域的形状与待与所述焊盘键合的引线焊球的形状对应。
进一步地，所述第一区域的形状为圆形。
进一步地，还包括位于所述第一钝化层上并填充所述第一开口的再分布线，所述再分布线的表面与所述第一区域的表面齐平。
进一步地，所述第一区域的厚度为3um～5um，所述第二区域的厚度为4um～7um。
进一步地，该半导体器件还包括位于所述第一钝化层之上的第二钝化层，所述第二钝化层覆盖所述再分布线并具有暴露所述焊盘的第二开口。
本发明提出的半导体器件，其焊盘呈周围厚中心薄的台阶结构，可以防止在引线键合过程中键合力损坏焊盘，提高了器件良率和可靠性。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件性能和良率提高，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出了目前的具有再分布焊盘半导体器件的剖面示意图；
图1B示出了铝焊盘破碎的半导体器件的局部照片；
图2示出了根据本发明的一实施方式的半导体器件的制作方法的步骤流程图；
图3A～图3G示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图4示出了根据本发明一实施方式的半导体器件的制作方法形成的半导体器件的焊盘的俯视图；
图5A～图5C示出了根据本发明一实施方式的半导体器件的制作方法形成的半导体器件的引线键合过程示意图；
图6示出了根据本发明一实施方式的半导体器件的剖视图；
图7示出了根据本发明一实施方式的电子装置的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，目前的半导体器件中，引线键合完成之后存在铝焊盘破碎的问题，经过分析认为原因主要有以下两个原因：
1)目前的半导体器件为了实现更多的功能，单位面积需要设计更多的铝焊盘(AlPAD)，因此铝焊盘的尺寸较其他工艺产品要小，这样释放键合力的空间就会变小。
2)28nm技术节点的半导体器件结构更加密集，而且多采用低K的材质作为互连层的层间介电层，这就导致器件整体结构对于薄膜应力的敏感度增加了很多，因此铝焊盘不能够做的很厚，一般为3～5um，而铝焊盘由于厚度较小，因此所能承受的键合力降低，导致引线键合过程中容易破碎。
本发明基于上述分析，提出一种半导体器件的制作方法，以克服铝焊盘容易在引线键合后破碎的问题。如图2所示，该制作方法包括：步骤201，提供半导体衬底，在所述半导体衬底上形成互连结构，在所述互连结构上形成第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；步骤202，形成填充所述开口并覆盖所述第一钝化层的金属层；步骤203，图形化所述金属层以形成焊盘；其中，所述焊盘包括位于中心具有第一厚度的第一区域和位于四周具有第二厚度的第二区域，所述第二厚度大于所述第一厚度。
根据本发明的半导体器件的制作方法，通过形成周围厚中心薄的台阶结构焊盘，使得引线键合过程中，键合力首先作用在四周的高台阶上，而由于焊盘四周较厚，可以缓冲掉大部分键合力，当焊球真正接触焊盘的中心低台阶时，残余的键合力已经不足以损坏铝焊盘了。根据本发明的半导体器件的制作方法，只增加局部区域铝的厚度，对整体的再布线铝的结构和厚度没有改变，因此不会引入额外的薄膜应力，不仅在制作工艺上很容易实现，而且效果明显。
可以理解的是虽然本发明是针对28nm半导体器件焊盘破碎问题提出的是，但是该方法同样适用于其他技术节点的半导体器件。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参图3A～图3G、图4以及图5A～图5C对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，提供半导体衬底300，在所述半导体衬底300上形成互连结构，在所述互连结构之上形成第一钝化层302，所形成的结构如图3A所示。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
在半导体衬底300上形成有器件层和互连结构，其中器件层可以包括诸如NMOS、PMOS晶体管组成的各种电路结构，在本实施例中，出于简洁目的未示出器件或器件层。互连结构可以为各种互连结构，用于与下方器件层实现电性连接，且互连结构可以根据需要设置各种数量的金属层，例如6层或7层金属层。示例性地，在本实施例中，互连结构包括第一金属层M1、第二金属层M2、第三金属层M3和顶部金属层UTM，金属层通过层间介质层301隔离，各互连层通过形成在层间介质层301中填充有导电材料，例如铜的通孔连接。互连层采用本领域常用的方法制作，例如双镶嵌工艺等形成，在此不再赘述。
当形成互连结构之后，在互连结构之上形成第一钝化层302。第一钝化层302可以采用各种合适的钝化层材料，例如氧化物、氮化物或氮氧化物等，并通过常用的PVD、CVD、ALD等工艺形成。
接着，在所述第一钝化层302中形成暴露下方金属层(UTM)的第一开口303，所形成的结构如图3B所示。
示例性地，通过合适的光刻、刻蚀工艺图形化第一钝化层302，以形成暴露下方金属层(UTM)的第一开口303。第一开口303的位置和数量根据互连层以及后续再布线层的设计确定，本发明对此不做限定。
接着，如图3C所示，形成填充所述第一开口303并覆盖所述第一钝化层302表面的金属层305，所形成的结构如图3C所示。
金属层305可以各种合适的金属材料，示例性地，在本实施例中，金属层305采用金属铝，其可以通过溅射、PVD、CVD等各种沉积工艺形成。
金属层305用于填充第一开口303以形成用于连接顶部金属层UTM和后续形成焊盘和再分布线的接触插塞304，以及用于制作焊盘和再分布线。
在本实施例中金属层305的厚度比常规工艺中焊盘和再分布线厚，示例性地，例如如果常规工艺中焊盘和再分布线的厚度为3um～5um，则此处金属层305的厚度为4um～7um。
接着，对所述金属层305进行第一次图形化，以形成焊盘，并使所述金属层中除所述焊盘之外的区域305A与所述焊盘的第一区域306A齐平，所形成的结构如图3D所示。
具体地，通过光刻刻蚀等图形化工艺图形化所述金属层305，以形成焊盘，并使所述金属层除所述焊盘之外的区域305A与所述焊盘的第一区域306A齐平。即，在通过对金属层305进行第一次图形化，形成了焊盘的位于中心相对四周凹陷的第一区域306A和位于四周相对第一区域凸出的第二区域306B，使焊盘呈台阶结构，并且去除其他区域的部分金属层，使除焊盘之外的区域的金属层305A与所述焊盘的第一区域306A齐平，例如除焊盘之外的区域的金属层305A厚度为常规焊盘的厚度，即3um～5um。
其中，所述刻蚀工艺包括各种合适的湿法刻蚀工艺或干法刻蚀工艺。所述湿法工艺可以采用如磷酸、醋酸、硝酸和水以一定比例组成的混合物，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法刻蚀可以采用Cl2或卤族元素气体作为刻蚀气体。
在本实施例中，所述焊盘包括位于中心的第一区域306A和位于所述第一区域306A四周的第二区域306B，所述第二区域的表面高于大于所述第一区域的表面。示例性地，所述第二区域的厚度可以为所述金属层305的厚度，例如4um～7um，所述第一区域的厚度可以常规工艺中焊盘的厚度，例如为3um～5um。
进一步地，如图4所示，在本实施例中，优选地焊盘的第一区域306A为圆形，这是因为一般与焊盘进行键合的引线焊球的形状为球形，这样可以使焊盘***会依照与引线焊球完全一致的应力分布来缓冲并释放键合力。当然，可理解的是，所述引线焊球为其他形状时，所述第一区域306A的形状可以为与待与所述焊盘键合的引线焊球的形状对应的其他形状。
接着，对所述金属层305A进行第二次图形化，以形成所述再分布线307，所述再分布线307的表面与所述第一区域306A的表面齐平，所形成的结构如图3E所示。
具体地，通过光刻刻蚀等图形化工艺图形化所述金属层305A，以形成所述再分布线307，所述再分布线307的表面与所述第一区域306A的表面齐平。再分布线的形状根据具体的布图设计确定，在此不做限定。其中，所述刻蚀工艺包括各种合适的湿法刻蚀工艺或干法刻蚀工艺。所述湿法工艺可以采用如磷酸、醋酸、硝酸和水以一定比例组成的混合物，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法刻蚀可以采用Cl2或卤族元素气体作为刻蚀气体。
接着，在所示第一钝化层302上形成第二钝化层308，所述第二钝化层308覆盖所述焊盘和再分布线307，所形成的结构如图3F所示。
第二钝化层308，可以采用各种合适的钝化层材料，例如氧化物、氮化物或氮氧化物等，并通过常用的PVD(物料气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)、旋涂法等工艺形成。
最后，在所述第二钝化层308中形成暴露所述焊盘的第二开口309，所形成的结构如图3G所示。
具体地，通过常用的光刻、刻蚀等工艺图形化所述第二钝化层308，以在所述第二钝化层308中形成暴露所述焊盘的第二开口309，以使焊盘可以进行后续键合，以与引线连接。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。
下面结合图5A～图5C来说明本实施例的半导体器件的制作方法形成的焊盘的引线键合过程。首先，如图5A所示，在引线焊球310与焊盘键合时，在引线焊球310的各个方位均存在键合力，当进行键合时，如图5B所示，引线焊球310首先接触焊盘四周厚度较大的第二区域(即较高的区域)306B，由于第二区域306B厚度较大，所以可以缓冲掉大部分键合力，而且焊盘本身不容易损坏。当引线焊球310真正接触到第一区域306A时，残余的键合力已经不足以破坏键合力了。
根据本实施例的半导体器件的制作方法，通过形成周围厚中心薄的台阶结构焊盘，使得引线键合过程中，键合力首先作用在四周的高台阶上，而由于焊盘四周较厚，可以缓冲掉大部分键合力，当焊球真正接触焊盘的中心低台阶时，残余的键合力已经不足以损坏铝焊盘了。根据本发明的半导体器件的制作方法，只增加局部区域铝的厚度，对整体的再布线铝的结构和厚度没有改变，因此不会引入额外的薄膜应力，不仅在制作工艺上很容易实现，而且效果明显。
实施例二
本发明还提供一种半导体器件，如图6所示，该半导体器件包括：半导体衬底600，在所述半导体衬底600上形成有互连结构，在所述互连结构上形成有第一钝化层602，所述第一钝化层具有暴露下方互连结构中的互连线的第一开口603；在所述第一钝化层的第一开口603填充有导电材料，在所述第一钝化层602上形成有再分布线604和焊盘605；在所述第一钝化层602上形成有第二钝化层606，所述第二钝化层606覆盖所述再分布线604并具有暴露所述焊盘605的第二开口607，其中，所述焊盘605包括位于中心第一区域6050和位于所述第一区域四周的的第二区域6051，所述第二区域6051的表面高于所述第一区域6050的表面。
其中，半导体衬底600可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底600的构成材料选用单晶硅。
器件层可以包括诸如NMOS、PMOS晶体管组成的各种电路结构，在本实施例中，出于简洁目的未示出器件或器件层。
互连结构可以为各种互连结构，用于与下方器件层实现电性连接，且互连结构可以根据需要设置各种数量的金属层，例如6层或7层金属层。示例性地，在本实施例中，互连层包括第一金属层M1、第二金属层M2、第三金属层M3和顶部金属层UTM，金属层通过层间介质层601隔离，各互连层通过形成在层间介质层601中填充有导电材料，例如铜的通孔连接。介质层601可以为各种低K材料，例如多孔SiCOH或基于多孔SiCOH的超低K材料。
第一钝化层602可以采用各种合适的钝化层材料，例如氧化物、氮化物或氮氧化物等。所述第一钝化层具有暴露下方互连层的第一开口603，通过向第一开口603中填充导电材料可以形成连接顶部金属层UTM和再分布线604和焊盘605连接的接触插塞。
所述再布线604和焊盘605形成在所述第一钝化层602的表面，其可以通过沉积导电材料，并图形化形成。所述再布线604和焊盘605可以采用合适的金属材料，示例性地，在本实施例中，所述再布线604和焊盘605采用金属铝材料。
在本实施例中，所述焊盘605包括位于中心的第一区域6050和位于所述第一区域6050四周的第二区域6051，所述第二区域6051的表面高于所述第一区域6050的表面。例性地，所述第一区域6050的厚度可以常规工艺中焊盘的厚度，例如为3um～5um；所述第二区域6051的厚度可以为例如4um～7um。所述再分布线604的厚度与所述第一区域的厚度相同。所述第一区域6050的形状与待与所述焊盘键合的引线焊球的形状对应，当引线焊球的形状为球形时，所述第一区域6050的形状为圆形。
第二钝化层308，可以采用各种合适的钝化层材料，例如氧化物、氮化物或氮氧化物等。在所述第二钝化层308中形成有暴露所述焊盘605的第二开口309，以使焊盘605可以进行后续键合，以与引线连接。
本实施例的半导体器件由于其焊盘呈周围厚中心薄的台阶结构，可以防止在引线键合过程中键合力损坏焊盘，提高了器件良率和可靠性。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有互连结构，在所述互连结构上形成有第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；位于所述第一钝化层上并填充所述第一开口的焊盘，其中，所述焊盘包括位于中心的第一区域和位于所述第一区域四周的第二区域，所述第二区域的表面高于所述第一区域的表面。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图7示出手机的示例。手机700的外部设置有包括在外壳701中的显示部分702、操作按钮703、外部连接端口704、扬声器705、话筒706等。
本发明实施例的电子装置，由于所包含的半导体器件焊盘呈周围厚中心薄的台阶结构，可以防止在引线键合过程中键合力损坏焊盘，提高了器件良率和可靠性，因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成互连结构，在所述互连结构上形成第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；
形成填充所述第一开口并覆盖所述第一钝化层的金属层；
图形化所述金属层以形成焊盘；
其中，所述焊盘包括位于中心的第一区域和位于所述第一区域四周的第二区域，所述第二区域的表面高于所述第一区域的表面；
在图形化所述金属层以形成所述焊盘的同时还形成再分布线，所述再分布线的表面与所述第一区域的表面齐平。
2.根据权利要求1所述的制作方法，其特征在于，所述第一区域的形状与待与所述焊盘键合的引线焊球的形状对应。
3.根据权利要求2所述的制作方法，其特征在于，所述第一区域的形状为圆形。
4.根据权利要求1所述的制作方法，其特征在于，所述第一区域的厚度为3um～5um，所述第二区域的厚度为4um～7um。
5.根据权利要求1所述的制作方法，其特征在于，图形化所述金属层以形成所述再分布线和所述焊盘的步骤包括：
对所述金属层进行第一次图形化，以形成所述焊盘，并使所述金属层中除所述焊盘的第二区域之外的区域与所述焊盘的第一区域齐平；
对所述金属层进行第二次图形化，以形成所述再分布线。
6.根据权利要求1所述的制作方法，其特征在于，还包括：
在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖所述再分布线并具有暴露所述焊盘的第二开口。
7.一种半导体器件，其特征在于，包括：
半导体衬底，在所述半导体衬底上形成有互连结构，在所述互连结构上形成有第一钝化层，所述第一钝化层具有暴露部分所述互连结构中的互连线的第一开口；
位于所述第一钝化层上并填充所述第一开口的焊盘；
其中，所述焊盘包括位于中心的第一区域和位于所述第一区域四周的第二区域，所述第二区域的表面高于所述第一区域的表面；
位于所述第一钝化层上并填充所述第一开口的再分布线，所述再分布线的表面与所述第一区域的表面齐平。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一区域的形状与待与所述焊盘键合的引线焊球的形状对应。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一区域的形状为圆形。
10.根据权利要求7所述的半导体器件，其特征在于，还包括位于所述第一钝化层之上的第二钝化层，所述第二钝化层覆盖所述再分布线并具有暴露所述焊盘的第二开口。
11.根据权利要求7-10中的任意一项所述的半导体器件，其特征在于，所述第一区域的厚度为3um～5um，所述第二区域的厚度为4um～7um。
12.一种电子装置，其特征在于，包括如权利要求7-11中的任意一项所述的半导体器件以及与所述半导体器件相连接的及电子组件。
CN201710060662.1A 2017-01-25 2017-01-25 半导体器件及其制作方法、电子装置 Active CN108346618B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710060662.1A CN108346618B (zh) 2017-01-25 2017-01-25 半导体器件及其制作方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710060662.1A CN108346618B (zh) 2017-01-25 2017-01-25 半导体器件及其制作方法、电子装置

Publications (2)

Publication Number Publication Date
CN108346618A CN108346618A (zh) 2018-07-31
CN108346618B true CN108346618B (zh) 2021-09-21

Family

ID=62962925

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710060662.1A Active CN108346618B (zh) 2017-01-25 2017-01-25 半导体器件及其制作方法、电子装置

Country Status (1)

Country Link
CN (1) CN108346618B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346618B (zh) * 2017-01-25 2021-09-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置
CN117080163B (zh) * 2023-10-11 2024-02-23 芯耀辉科技有限公司 一种芯片结构及其形成方法、芯片封装结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278551A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体装置
JPH0590327A (ja) * 1991-09-27 1993-04-09 Nec Ic Microcomput Syst Ltd 半導体集積回路
CN105609423A (zh) * 2014-11-19 2016-05-25 英飞凌科技股份有限公司 形成键合焊盘的方法和键合焊盘
CN108346618A (zh) * 2017-01-25 2018-07-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3863161B2 (ja) * 2004-01-20 2006-12-27 松下電器産業株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278551A (ja) * 1990-03-28 1991-12-10 Nec Corp 半導体装置
JPH0590327A (ja) * 1991-09-27 1993-04-09 Nec Ic Microcomput Syst Ltd 半導体集積回路
CN105609423A (zh) * 2014-11-19 2016-05-25 英飞凌科技股份有限公司 形成键合焊盘的方法和键合焊盘
CN108346618A (zh) * 2017-01-25 2018-07-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法、电子装置

Also Published As

Publication number Publication date
CN108346618A (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
US10199273B2 (en) Method for forming semiconductor device with through silicon via
US10867969B2 (en) Multi-wafer stacking structure and fabrication method thereof
US9478463B2 (en) Device and method for improving RF performance
US20100164062A1 (en) Method of manufacturing through-silicon-via and through-silicon-via structure
US9418949B2 (en) Semiconductor device having voids between top metal layers of metal interconnects
US11600552B2 (en) Semiconductor device having a through silicon via and methods of manufacturing the same
US11043481B2 (en) Method of manufacturing semiconductor package structure
KR20130023865A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US20130140688A1 (en) Through Silicon Via and Method of Manufacturing the Same
US20180366540A1 (en) Semiconductor devices comprising vias and capacitors
CN107919342B (zh) 形成再分布焊盘的方法、半导体器件及电子装置
CN108346618B (zh) 半导体器件及其制作方法、电子装置
CN107305840B (zh) 一种半导体器件及其制造方法和电子装置
US20070123021A1 (en) Circuit under pad structure and bonding pad process
CN109712953B (zh) 一种半导体器件的制造方法和半导体器件
US7375397B2 (en) Semiconductor device having an SOI structure and method for manufacturing the same
TWI749847B (zh) 具有氣隙的半導體元件結構及其製備方法
US20150017798A1 (en) Method of manufacturing through-silicon-via
TW201304104A (zh) 矽穿孔結構以及形成矽穿孔結構的方法
CN109285822B (zh) 一种焊盘、半导体器件及其制作方法、电子装置
US20200185345A1 (en) Semiconductor device
KR102572413B1 (ko) 3차원 메모리 장치 및 그 제조 방법
CN108206140B (zh) 半导体器件及其制作方法、电子装置
CN109727865B (zh) 一种半导体器件及其制作方法、电子装置
US20140264833A1 (en) Semiconductor package and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant