CN108322065A - 半导体器件及其操作方法 - Google Patents

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Abstract

提供了一种半导体器件及其操作方法。半导体器件可以包括比较器，所述比较器将第一电压与整流电压进行比较并且根据比较提供第二电压。定时器电路可以根据第二电压操作定时器，并与定时器的操作时间相对应地输出第三电压。驱动器可以根据第三电压利用由驱动器产生的第四电压来驱动晶体管。校准电路可以基于第二电压和第四电压产生定时器校准信号。定时器校准信号可以提供给定时器电路并且用于对定时器的操作时间进行校准。由此可以实现更高效的整流，并且减少反向电流的发生。

Description

半导体器件及其操作方法
本申请要求2017年1月16日向韩国知识产权局递交的韩国专利申请No.10-2017-0007143的权益，其公开通过引用全部合并在此。
技术领域
本公开涉及一种半导体器件及其操作方法，更具体地，涉及一种执行整流以将交流(AC)电压转换为直流(DC)电压的半导体器件和操作所述半导体器件的方法。
背景技术
整流器用于将AC电压转换为DC电压。特别是，近年来随着消费电子产品的无线电力传输技术的发展，在使用频率比较高例如6.78MHz(当今的标准无线充电频率)的AC信号的环境下，整流器的操作影响使用整流器的无线电力设备的效率和稳定性。
因此，希望在高速操作环境中特别是在接收无线电力的设备中，将AC电压高效且稳定地转换成DC电压。也希望防止在整流电压和AC电压之间产生反向电流。
发明内容
本公开的方案提供了能够在高速操作环境下高效且稳定地执行电压转换的半导体器件。
本公开的方案还提供了一种操作能够在高速操作环境中高效且稳定地执行电压转换的半导体器件的方法。
然而，本公开的方案不限于在此阐述的内容。通过参考下面给出的对本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员将变得更加清楚。
根据本发明的一个方面，提出了一种半导体器件，所述半导体器件包括比较器，所述比较器将第一电压与整流电压进行比较并且根据比较提供第二电压。定时器电路可以根据第二电压操作定时器，并与定时器的操作时间相对应地输出第三电压。驱动器可以根据第三电压利用由驱动器产生的第四电压来驱动晶体管。校准电路可以基于第二电压和第四电压产生定时器校准信号。定时器校准信号可以提供给定时器电路并且用于对定时器的操作时间进行校准。
根据本公开的另一个方面，提出了一种半导体器件，所述半导体器件包括：第一比较器，所述第一比较器将第一节点的电压电平与整流电压的电压电平进行比较，以控制第二节点的电压电平；定时器电路，所述定时器电路根据第二节点的电压电平来操作定时器，并且控制第三节点的电压电平；驱动器，所述驱动器通过根据第三节点的电压电平控制第四节点的电压电平来驱动晶体管；以及保护电路，所述保护电路监测整流电压所在的节点与第一节点之间流动的电流，并且当产生反向电流时产生用于停止定时器的操作的定时器停止信号，并且将定时器停止信号提供给定时器电路。
根据本公开的又一个方面，提供了一种操作半导体器件的方法，所述方法包括：将第一节点的电压电平与整流电压的电压电平进行比较；通过根据比较结果控制第二节点的电平，操作使用第二节点作为输入的定时器电路的定时器；使用驱动器，通过控制与驱动器的输出相对应的第四节点的电压电平来驱动晶体管，其中驱动器利用与定时器电路的输出相对应的第三节点作为输入来操作；以及通过监测第二节点的电压电平和第四节点的电压电平来向定时器电路提供用于校准定时器的操作时间的定时器校准信号。
附图说明
通过以下结合附图对实施例的描述，这些和/或其他方面将变得清楚并且更容易理解，在附图中：
图1是根据实施例的半导体器件可以应用于的示例整流器的方框图；
图2是根据实施例的半导体器件的电路图；
图3、图4和图5均是示出了根据图2的实施例的半导体器件的相应操作示例的时序图；
图6是根据实施例的半导体器件的电路图；
图7是示出了根据图6的实施例的半导体器件的操作示例的时序图；
图8是根据实施例的半导体器件的电路图；
图9是根据实施例的半导体器件的电路图；
图10是根据实施例的半导体器件的电路图；
图11是根据实施例的半导体器件的电路图；
图12是根据实施例的半导体器件的电路图；以及
图13是根据实施例的半导体器件的电路图。
具体实施方式
图1是根据实施例的半导体器件可以应用于的示例整流器1的方框图。整流器1可以实现为使用金属氧化物半导体场效应晶体管(MOSFET)作为开关元件的混合有源整流器。其他整流器类型和结构也是可以想到的。
示例整流器1可以包括四个晶体管N1至N4。晶体管N1和N2彼此并联连接并且在不同的时间接通和关断。晶体管N3和N4彼此并联连接，并分别与晶体管N1和N2串联连接。晶体管N3和N4同样在不同的时间接通和关断。
在本示例中，晶体管N1至N4实现为n沟道金属氧化物半导体(NMOS)晶体管。从交流(AC)电源10提供的AC电压施加在节点AC_P和AC_N之间。在节点AC_P处产生的相对于地(GND)的电压在下文中称为VAC_P，而节点AC_N处相对于GND的电压称为VAC_N。晶体管N1的源极和晶体管N3的漏极均可以连接到节点AC_P，并且晶体管N2的源极和晶体管N4的漏极可以连接到节点AC_N。
通过晶体管N1至N4的接通和关断操作将AC电压转换成为直流(DC)电压的整流电压Vrect。
具体地，在VAC_P减VAC_N为正的时间段期间，晶体管N1和N4接通，并且晶体管N2和N3关断。为此，在与VAC_P减VAC_N为正近似一致的时间段内，半导体器件100将晶体管N1接通。这一时间段与VAC_P(相对于GND)为正实质上一致，因为晶体管N4接通，并且晶体管N4两端漏极到源极电压VDS接近零，从而这个时间段期间节点GND和AC_N处于近似相同的电势。(在该示例中电流从源极流到漏极。)可以将这个时间段称作AC电压周期的前半周期。此外，由于将晶体管N4实现为通过电压VAC_P门控(自驱动连接)，在VAC_P为正的时间段期间晶体管N4接通。半导体器件100尤其在高速工作环境下精确地控制晶体管N1的操作，以使得整流器1能够高效且稳定地转换AC电压。下文将参考图2至图13来详细描述。
晶体管N2和N3按照分别与晶体管N1和N4互补的方式接通和关断。具体地，在VAC_N减VAC_P为正的时间段期间，晶体管N1和N4关断，并且晶体管N2和N3接通(从而VAC_N相对于GND为正)。为此，在与VAC_N为正近似一致的时间段内，半导体器件200将晶体管N2接通。此外，由于将晶体管N3实现为通过VAC_N门控(自驱动连接)，在VAC_N为正(相对于GND)的时间段期间晶体管N3接通。如下所述，半导体器件200尤其在高速工作环境下精确地控制晶体管N2的操作，以使得整流器1能够高效且稳定地转换AC电压。
在本示例中，具有小压降和高开关速度的肖特基势垒二极管D1至D4可以分别与晶体管N1至N4并联连接(在漏极至源极路径上)。然而，注意整流器1的具体结构可以根据实现的目的而变化。
电容器C和电流源Iout连接到晶体管N1和N2的漏极端子，即，整流电压Vrect的输出端子。电容器C可以稳定整流电压Vrect。
应该注意，本公开的范围不限于整流器的具体形式。因此，整流器1也可以以各种其他方式实施。
在下文中将参照图2至图13描述半导体器件100和200的各种实现方式。在实现整流器1时，半导体器件100和200可以具有相同的结构，并且以相同的方式但是以互补的时序操作，以实现晶体管N1和N2所需的开关切换。备选地，晶体管可以具有不同的结构，只要实现晶体管开关目的。
在图2至图13中，为了避免冗余，只描述控制晶体管N1的操作的半导体器件100。然而，相同的描述适用于控制晶体管N2的操作的半导体器件200。
图2是根据实施例的半导体器件100a的电路图。半导体器件100a包括第一比较器110、定时器电路120、驱动器130和校准电路140。半导体器件100a通过与晶体管N1的栅极相对应的节点NC以及与晶体管N1的源极相对应的节点AC_P电连接到晶体管N1。
比较器110通过将VAC_P与整流电压Vrect进行比较来控制节点NA的电压电平VNA。
例如，比较器110可以将VAC_P与Vrect进行比较，并且在VAC_P小于Vrect的时间段期间向节点NA输出逻辑低。在VAC_P等于或高于Vrect的时间段期间，比较器110可以输出逻辑高的VNA。然而，由于电路操作所需的延迟，VNA的转变可以晚于VAC_P变为等于Vrect的时间。(参见例如图3的延迟d1。)
在一些实施例中，比较器110可以包括全有源整流器(FAR)比较器。比较器110可以由用于确定是否操作比较器110的使能信号EN来控制。
定时器电路120根据VNA来操作定时器，并且控制节点NB的电压电平VNB。
例如，当VNA变为逻辑高时，定时器电路120操作其中包括的定时器。当定时器的操作开始时，VNB转变为逻辑高。当定时器的操作结束时，VNB转变为逻辑低。(例如，参见图3的时间段A，这是定时器操作的示例时间段。)
定时器电路120通过使用定时器来控制VNB保持在逻辑高的时间。定时器电路120配置为动态地设置定时器操作的持续时间。因此，定时器电路120可以通过调节定时器的操作来增加或减少VNB保持在逻辑高的时间，以满足实施目的或操作环境的要求。
定时器电路120可以从稍后将描述的校准电路140接收用于校准定时器操作时间的定时器校准信号，并且可以根据定时器校准信号改变定时器的最大时间值。
驱动器130通过根据VNB控制节点NC的电压电平VNC来驱动晶体管N1。
例如，当VNB变为逻辑高时，驱动器130可以将与晶体管N1的栅极相对应的节点NC的电压电平VNC变成逻辑高，从而接通晶体管N1。此外，当VNB变为逻辑低时，驱动器130可以将VNC变为逻辑低，从而关断晶体管N1。然而，由于电路操作所需的延迟，VNC的转变可以晚于VNB的转变。(参见例如图3的延迟d2。)
在一些实施例中，驱动器130可以包括用于FAR的高性能驱动器。在这种情况下，驱动器130可以在经由二极管D5施加有升压电压Vbst的节点BST的控制下使能。
校准电路140接收VNA和VNC，并基于这些电压产生用于校准定时器操作时间的定时器校准信号，并向定时器电路120提供定时器校准信号。
当VNC从逻辑高转变为逻辑低时，校准电路140“产生持续时间J的判断时间窗口”。(例如，参见图3的判断时间窗口W，持续时间为J。)也就是说，校准电路140启动对时间段J进行计数的内部定时器，并且在此时间段期间监测电压。具体地，校准电路140在与判断时间窗口相对应的时间期间监测VNA，并基于监测结果产生定时器校准信号。
例如，当在判断时间窗口期间VNA从逻辑高转变为逻辑低时，校准电路140可以确定晶体管N1的操作时间在正常范围内。因此，校准电路140随后可以不向定时器电路120提供定时器校准信号。
在另一个示例中，当在整个判断时间窗口期间VNA保持在逻辑高或逻辑低时，校准电路140可以确定晶体管N1的操作时间在正常范围之外。
当在整个判断时间窗口期间VNA保持在逻辑高时，校准电路140随后可以向定时器电路120提供定时器校准信号，用于延长其定时器的操作时间。因此，晶体管N1的操作时间可以在下一个周期中延长。
另一方面，当在整个判断时间窗口期间VNA保持在逻辑低时，校准电路140随后可以向定时器电路120提供定时器校准信号，用于缩短其定时器的操作时间。因此，晶体管N1的操作时间可以在下一个周期中缩短。
定时器电路120可以从校准电路140接收用于延长或缩短定时器操作时间的定时器校准信号，并且根据定时器校准信号来改变定时器的最大时间值。
电容器Cbst连接至节点BST。电容器Cbst可以稳定升压电压Vbst。
图3至图5是示出了根据图2的实施例的半导体器件100a的操作示例的时序图。
具体地，图3示出了晶体管N1的操作时间在正常范围内的情况，图4示出了晶体管N1的操作时间不在正常范围内并需要延长的情况，图5示出了晶体管N1的操作时间不在正常范围内并且需要缩短的情况。
参考图3，当从图1的AC电源10施加AC时，VAC_P在时间t0开始上升。
将VAC_P与Vrect进行比较的比较器110在时间t0向节点NA输出逻辑低(VNA为逻辑低)。然后，当VAC_P在时间t1达到Vrect时，比较器110将VNA转变为逻辑高。
在延迟d1之后的时间t2，VNA转变为逻辑高。在时间t2，定时器电路120根据VNA操作定时器，并且将VNB转变为逻辑高。在时间t2启动的定时器继续操作时间段A，直到时间t5为止。同时在时间t2，VAC_P已经上升到略高于Vrect的电平。
在延迟d2之后的时间t3，节点NC的电压电平VNC转变为逻辑高。因此，晶体管N1在短暂延迟之后的时间t4接通，并且VAC_P由于晶体管N1的源极端子到漏极端子两端的近似零电压差而下降为近似等于Vrect。因此暂时回到图1，在接通晶体管N1的时间t4之后的大约半个AC周期(“前半AC周期”)期间，假定起始点在节点AC_P，则电流如下：从节点AC_P通过晶体管N1的源极-漏极到Vrect所在的节点(Vrect节点)；从Vrect节点通过连接在Vrect节点和GND之间的负载(未示出)；从GND通过晶体管N4的源极-漏极(在此时间段也接通)到节点AC_N；以及从节点AC_N返回到AC_P。在这个近似一半AC周期之后，开始“后半AC周期”，其中晶体管N2和N3通过控制电路200的类似控制以类似的方式很快接通，而晶体管N1和N4关断。这里，电流同样从Vrect节点通过负载流向GND，即沿与前半周期相同的方向。因此，电流在AC周期的两个半周期中沿相同的方向流动，从而对AC电源10施加的AC电压进行整流并转换成DC电压。然而，如果不希望的反向电流流动，则当晶体管的接通-关断时序未校准(并且与AC周期不对准)时，这种反向电流沿相反的方向流动，例如从Vrect节点通过晶体管N1的漏极到源极路径到节点AC_P。
仍然参考图3，由定时器电路120预设的定时器在时间t5结束。
因此，在延迟d3之后的时间t6，VNC转变为逻辑低。因此，晶体管N1关断，使得电流很快地切换到后半AC周期的路径(通过晶体管N2和N3)，如上所述。
在VNC在时间t6转换为逻辑低之后，校准电路140产生判断时间窗口W(通过信号打)。具体地，校准电路140产生从时间t6延迟d4之后的时间t7开始的特定持续时间J的判断时间窗口W。然后，校准电路140在判断时间窗口W的时间期间监测VNA。
在本示例中，VNA在处于判断时间窗口W中的时间t9从逻辑高转变为逻辑低。具体地，当VAC_P在时间t8下降为达到Vrect时，VNA在延迟d5之后的时间t9转变为逻辑低。
在这种情况下，校准电路140可以确定晶体管N1的操作时间在正常范围内。因此，校准电路140不会将定时器校准信号提供给定时器电路120，并且定时器电路120的定时器的操作时间A即使在将第一AC电压转换为整流电压Vrect的下一个周期中也保持不变。
参考图4，当从图1的AC电源10施加第一AC电压时，VAC_P在时间t0开始上升。
将VAC_P与Vrect进行比较的比较器110输出逻辑低的VNA。然后，当VAC_P在时间t1达到Vrect时，比较器110将VNA转变为逻辑高。
在延迟d1之后的时间t2，VNA转变为逻辑高。在时间t2，定时器电路120根据VNA操作定时器，并且将VNB转变为逻辑高。在时间t2启动的定时器继续操作时间段B，直到时间t5为止。
在延迟d2之后的时间t3，节点NC的电压电平转变为逻辑高。因此，晶体管N1接通，并且从时间t4开始在AC周期的前半周期期间的电流如上所述。
由定时器电路120预设的定时器在时间t5结束。
因此，在延迟d3之后的时间t6，VNC转变为逻辑低。因此，晶体管N1关断，并且电流不再流过晶体管N1。
在VNC在时间t6转换为逻辑低之后，校准电路140产生具有窗口W的判断时间信号JT。具体地，校准电路140产生从时间t6延迟d4之后的时间t7开始的特定持续时间J的判断时间窗口W。然后，校准电路140在判断时间窗口W的时间段J期间监测VNA。
在图4的示例中，VNA在判断时间窗口W之外的时间t9从逻辑高转变为逻辑低。具体地，当VAC_P在时间t8下降为达到Vrect时，VNA在延迟d5之后的时间t9转变为逻辑低。
因此，在判断时间窗口W的整个时间段J中VNA保持在逻辑高。在这种情况下，校准电路140可以确定晶体管N1的操作时间不在正常范围内。具体地，在这种情况下，尽管在整个AC周期中平均总电流仍然是沿从Vrect节点通过输出负载到GND的方向，但是由于定时器的操作时间较短，降低了整流器1的整体效率。也就是说，在整个AC周期的一小部分期间存在反向电流，这降低了效率。
为了防止这种低效率，校准电路140向定时器电路120提供用于延长定时器操作时间的定时器校准信号。接收到定时器校准信号的定时器电路120在用于将AC电压转换为整流电压Vrect的下一个周期中延长定时器的操作时间。这可以减少由于前一个周期中定时器的操作时间较短而导致的没有在AC周期的两个半周期上完全转换AC电压的低效率。
参考图5，当从图1的AC电源10施加VAC_P时，VAC_P在时间t0开始上升。
将VAC_P与Vrect进行比较的比较器110输出逻辑低的VNA。然后，当VAC_P在时间t1达到Vrect时，比较器110将VNA转变为逻辑高。
在延迟d1之后的时间t2，VNA转变为逻辑高。在时间t2，定时器电路120根据VNA操作定时器，并且将VNB转变为逻辑高。在时间t2启动的定时器继续操作时间段C，直到时间t6为止。
在延迟d2之后的时间t3，VNC转变为逻辑高。因此，晶体管N1接通，并且从时间t4开始电流沿从Vrect节点通过输出负载至GND的方向流动。
VNA在判断时间窗口W之外的时间t6从逻辑高转变为逻辑低。具体地，当VAC_P在时间t5下降为达到Vrect时，VNA在延迟d5之后的时间t6转变为逻辑低。
由定时器电路120预设的定时器在时间t6结束。
因此，在延迟d3之后的时间t7，VNC转变为逻辑低。因此，晶体管N1关断，并且AC周期前半周期的转换过程结束。
在VNC在时间t7转变为逻辑低之后，校准电路140产生判断时间窗口W。具体地，校准电路140产生从时间t7延迟d4之后的时间t8开始的特定持续时间J的判断时间窗口W。然后，校准电路140在判断时间窗口W的时间段J期间监测VNA。
在本示例中，在与判断时间窗口W相对应的时间段内，VNA保持在逻辑低。在这种情况下，校准电路140可以确定晶体管N1的操作时间不在正常范围内。具体地，在这种情况下，尽管第一AC电压能够稳定地转换为整流电压Vrect的时间段已经过去，但是由于定时器的操作时间较长，第一AC电压的转换持续直到时间t7为止。这可以产生反向电流并降低效率。
为了减小这种不稳定性和低效率，校准电路140向定时器电路120提供用于缩短定时器操作时间的定时器校准信号。接收到定时器校准信号的定时器电路120在用于将第一AC电压转换为整流电压Vrect的下一个周期中缩短定时器的操作时间。这可以减少前一个周期中由于定时器的操作时间较长而导致的不能稳定且高效地转换电压VAC_P的问题。
根据上面描述的各种实施例，使用定时器精确地设置将VAC_P转换为整流电压Vrect的时间段的长度，并且通过评估前一周期中电压转换的稳定性和效率来调节定时器的操作时间。因此，可以在下一个周期中以改进的方式执行电压转换。通过定时器的操作，增加了输出电流沿相同方向流动(即作为直流电)的时间百分比。因此，可以在高速环境下高效且稳定地执行电压转换。
图6是根据实施例的半导体器件100b的电路图。
参考图6，类似于根据图2的实施例的半导体器件100a，半导体器件100b包括第一比较器110、定时器电路120、驱动器130和校准电路140。然而，半导体器件100b与图2的半导体器件100a的不同之处在于它还包括保护电路(150和160)。
保护电路(150和160)设计为即使产生从整流电压Vrect的节点通过晶体管N1到节点AC_P的反向电流，也可以防止由于电压转换的继续而损坏整流器1。
具体地，当产生从整流电压Vrect到节点AC_P的反向电流时，保护电路(150和160)产生用于停止定时器电路120的定时器操作的定时器停止信号，并将定时器停止信号提供给定时器电路120。定时器电路120根据定时器停止信号停止定时器的操作，并且驱动器130关断晶体管N1以停止电压转换。
在本实施例中，保护电路(150和160)包括第二比较器150和逻辑门160。
第二比较器150确定Vrect和VAC_P之差是否超过偏移电压Voff并在节点ND提供确定结果(电压VND)。例如，当偏移电压Voff设置为200mV时，确定Vrect与节点AC_P的正在下降的电压电平之间的差是否超过200mV。
逻辑门160通过对VNC和VND执行逻辑运算来产生定时器停止信号。从VNC可以确定晶体管N1是否正在操作，也就是此时是否正在执行电压转换。此外，从VND可以确定Vrect和VAC_P之差是否超过偏移电压Voff。因此，逻辑门160可以考虑VNC和VND来确定是否产生定时器停止信号。
在本实施例中，逻辑门160实现为“与(AND)”逻辑门，但是取决于电路的具体结构，备选地可以实现为任何其他逻辑门。
图7是示出了根据图6的实施例的半导体器件100b的操作示例的时序图。
参考图7，当从图1的AC电源10施加第一AC电压时，VAC_P在时间t0开始上升。另一方面，施加有第二AC电压的节点AC_N的电压电平如虚线所示下降。
将VAC_P与Vrect进行比较的比较器110向节点VNA输出逻辑低。然后，当VAC_P在时间t1达到Vrect时，VNA转变为逻辑高。
在延迟d1之后的时间t2，VNA转变为逻辑高。在时间t2，定时器电路120根据VNA操作定时器，并且将VNB转变为逻辑高。在时间t2启动的定时器继续操作时间段D，直到时间t9为止。
在延迟d2之后的时间t3，节点NC的电压电平转变为逻辑高。因此，晶体管N1接通，并且从时间t4开始将第一AC电压转换为整流电压Vrect。
VNA在判断时间窗口之外的时间t6从逻辑高转变为逻辑低。具体地，当VAC_P在时间t5下降为达到Vrect时，VNA在延迟d5之后的时间t6转变为逻辑低。
尽管VAC_P正在降低，但是由定时器电路120预设的定时器在时间t9结束。因此，存在在从时间t7到时间t9的时间段产生反向电流的风险。
为了防止产生反向电流，保护电路(150和160)在节点NE处产生用于停止定时器电路120的定时器操作的定时器停止信号。具体地，当晶体管N1正在操作时并且当Vrect和VAC_P之差超过偏移电压Voff时，保护电路(150和160)在时间t7产生定时器停止信号。
定时器电路120响应于经由节点NE接收的定时器停止信号来停止定时器的操作，并且驱动器130通过从时间t7延迟d6之后关断晶体管N1来中断电压转换。
因此，半导体器件100b可以在高速环境下高效且稳定地进行电压变换，并且即使产生从整流电压Vrect到节点AC_P的反向电流也可以防止由于电压转换的继续而损坏整流器1。
图8是根据实施例的半导体器件100c的电路图。
参考图8，类似于根据图2的实施例的半导体器件100a，根据本实施例的半导体器件100c包括第一比较器110、定时器电路120、驱动器130和校准电路140。半导体器件100c与半导体器件100a的不同之处在于其还包括延迟控制电路170。
延迟控制电路170接收外部计算的延迟时间信息，基于延迟时间信息产生用于控制定时器电路120的定时器操作的开始时间的延迟信号，并将延迟信号提供给定时器电路120。
在一些实施例中，延迟控制电路170可以从微控制器(例如，MCU)接收延迟时间信息。
定时器电路120经由节点NF从延迟控制电路170接收延迟信号，并且基于延迟信号来设置定时器操作的开始时间。
因此，在高速环境下高效且稳定地执行电压转换的同时，可以与外部装置(例如，微控制器)协作来更精确地控制半导体器件100c以使电压转换效率最大化。
图9是根据实施例的半导体器件100d的电路图。类似于图8的半导体器件100c，根据本实施例的半导体器件100d包括第一比较器110、定时器电路120、驱动器130、校准电路140和延迟控制电路170。半导体器件100d与半导体器件100c的不同之处在于还包括如上参照图6描述的保护电路(150和160)。
因此，半导体器件100d可以在高速环境下高效且稳定地执行电压转换，并且即使产生从整流电压Vrect到节点AC_P的反向电流也可以防止由于电压转换的继续而损坏整流器1。另外，可以与外部装置(例如，微控制器)协作来更精确地控制半导体器件100d，以最大化电压转换效率。
图10是根据实施例的半导体器件100e的电路图。半导体器件100e包括第一比较器110、定时器电路120和校准电路140，但与图2的半导体器件100a不同之处在于包括多个驱动器131、133和135而不是驱动器130，并且还包括分段控制电路180。
在该实施例中，整流器1包括并联连接到晶体管N1的附加晶体管N1′和N1″。晶体管N1、N1′和N1″可以用于根据整流器1的具体负载状态来改变晶体管的总尺寸。驱动器131、133和135分别驱动晶体管N1、N1′和N1″。
分段控制电路180从外部接收晶体管分段控制信号，并控制与晶体管N1并联连接的晶体管N1′和N1″的操作。也就是说，分段控制电路180根据整流器1的操作状态或环境通过接通或关断晶体管N1′和N1″来调节晶体管的总尺寸。
在一些实施例中，分段控制电路180可以从微控制器接收晶体管分段控制信号。
驱动器133和135可以经由节点NG和NH从分段控制电路180接收用于控制晶体管N1′和N1″的信号，并且响应于所接收的信号来接通或关断晶体管N1′和N1″。
因此，在高速环境下高效且稳定地执行电压转换的同时，通过与外部装置(例如，微控制器)的协作，根据整流器1的具体负载状态改变晶体管的尺寸，可以更加精确地控制半导体器件100e以最大化电压转换效率。
图11是根据实施例的半导体器件100f的电路图。半导体器件100f包括第一比较器110、定时器电路120、多个驱动器131、133和135、校准电路140和分段控制电路180。半导体器件100f与图10的半导体器件100e的不同之处在于它还包括如上参考图6描述的保护电路(150和160)。
因此，半导体器件100f可以在高速环境下高效且稳定地进行电压转换，即使产生从整流电压Vrect到节点AC_P的反向电流也可以防止由于电压转换的继续而损坏整流器1。此外，通过与外部装置(例如，微控制器)的协作，根据整流器1的具体负载状态改变晶体管的尺寸，可以更加精确地控制半导体器件100e以最大化电压转换效率。
图12是根据实施例的半导体器件100g的电路图。半导体器件100g包括第一比较器110、定时器电路120、多个驱动器131、133和135、校准电路140、延迟控制电路170和分段控制电路180。
因此，半导体器件100g与图10的半导体器件100e不同之处在于包括延迟控制电路170。如前面结合图8所述，包括延迟控制电路170允许在高速环境下高效且稳定地进行电压转换的同时，与外部装置(例如，微控制器)协作来更精确地控制半导体器件100g以使电压转换效率最大化。
图13是根据实施例的半导体器件100h的电路图。
参考图13，根据该实施例的半导体器件100h包括第一比较器110、定时器电路120、多个驱动器131、133和135、校准电路140、保护电路(150和160)、延迟控制电路170和分段控制电路180。
因此，通过包括延迟控制电路、保护电路和分分段控制电路所有这些电路，半导体器件100g可以在高速环境下高效且稳定地进行电压转换，即使产生从整流电压Vrect到节点AC_P的反向电流也可以防止由于电压转换的继续而损坏整流器1。另外，可以与外部装置(例如，微控制器)协作来更精确地控制半导体器件100g，以最大化电压转换效率。
根据各种实施例的操作半导体器件的方法包括：将节点AC_P的电压电平与整流电压Vrect的电压电平进行比较，并且通过根据比较结果控制VNA来操作使用节点NA作为输入的定时器电路120的定时器。
该方法包括：使用驱动器130通过控制与驱动器130的输出相对应的节点NC的电压电平来驱动晶体管N1，其中驱动器130使用与定时器电路120的输出相对应的节点NB作为输入来操作。
该方法还包括：通过监测节点NA的电压电平和节点NC的电压电平来向定时器电路120提供定时器校准信号，用于校准定时器的操作时间。
在一些实施例中，定时器电路120的定时器的操作可以包括：当节点AC_P的电压电平上升到整流电压的电压电平时，通过控制节点NA的电压电平来操作定时器电路120的定时器。
在一些实施例中，向定时器电路120提供定时器校准信号可以包括：响应于节点NC的电压电平的变化而产生判断时间窗口，与判断时间窗口相对应地监测节点NA的电压电平，并且基于监测结果产生定时器校准信号。
该方法还可以包括：当产生从整流电压Vrect到节点AC_P的反向电流时，产生用于停止定时器的操作的定时器停止信号，并向定时器电路120提供定时器停止信号。
此外，该方法还可以包括：接收外部计算的延迟时间信息，基于延迟时间信息产生用于控制定时器电路120的定时器操作的开始时间的延迟信号，并向定时器电路120提供延迟信号。
此外，该方法还可以包括：从外部接收晶体管分段控制信号，并且控制晶体管N1以及与晶体管N1并联连接的晶体管N1′和N1″的操作。
这里应注意，上述比较器和驱动器均由电路配置。于是，任一比较器可以替代地称为比较器电路，并且任一驱动器可以替代地称为驱动器电路。
尽管为了说明目的公开了本公开的示例实施例，然而本领域技术人员应认识到在不脱离所附权利要求中阐述的本公开的范围和精神的情况下，多种修改、添加和替代都是可能的。

Claims (20)

1.一种半导体器件，包括：
比较器，所述比较器将第一电压与整流电压进行比较，并且根据所述比较提供第二电压；
定时器电路，所述定时器电路根据所述第二电压来操作定时器，并与所述定时器的操作时间相对应地输出第三电压；
驱动器，所述驱动器根据所述第三电压用所述驱动器产生的第四电压驱动晶体管；以及
校准电路，所述校准电路基于所述第二电压和所述第四电压来产生定时器校准信号，所述定时器校准信号被提供给所述定时器电路并用于对所述定时器的操作时间进行校准。
2.根据权利要求1所述的半导体器件，其中所述校准电路响应于所述第四电压的变化而产生判断时间窗口。
3.根据权利要求2所述的半导体器件，其中所述校准电路在所述判断时间窗口的时间段期间监测所述第二电压，并且基于所述监测的结果来产生所述定时器校准信号。
4.根据权利要求1所述的半导体器件，其中在所述晶体管的源极处提供所述第一电压，并且将所述第四电压提供到所述晶体管的栅极。
5.根据权利要求1所述的半导体器件，还包括保护电路，当产生从所述整流电压所在的节点到所述第一电压所在的节点的反向电流时，所述保护电路产生用于停止所述定时器操作的定时器停止信号，并向所述定时器电路提供所述定时器停止信号。
6.根据权利要求5所述的半导体器件，其中所述比较器是第一比较器，并且所述保护电路包括：
第二比较器，所述第二比较器确定所述整流电压的电平与所述第一电压之差是否超过偏移电压，并且响应于所述确定来提供确定电压；以及
逻辑门，所述逻辑门通过对所述第四电压和所述确定电压执行逻辑运算来产生所述定时器停止信号。
7.根据权利要求5所述的半导体器件，其中所述定时器电路根据所述定时器停止信号停止所述定时器的操作，并且所述驱动器关断所述晶体管。
8.一种半导体器件，包括：
比较器，所述比较器将第一节点的电压电平与整流电压的电压电平进行比较，并根据所述比较来控制第二节点的电压电平；
定时器电路，所述定时器电路根据所述第二节点的电压电平来操作定时器，并且与所述定时器操作相对应地控制第三节点的电压电平；
驱动器，所述驱动器通过根据所述第三节点的电压电平控制第四节点的电压电平来驱动晶体管；以及
保护电路，所述保护电路监测在所述整流电压所在的节点与所述第一节点之间流动的电流，并且当产生反向电流时产生定时器停止信号，所述定时器停止信号被提供给所述定时器电路以停止所述定时器的操作。
9.根据权利要求8所述的半导体器件，其中所述比较器是第一比较器，并且所述保护电路包括：
第二比较器，所述第二比较器确定所述整流电压的电平与所述第一节点的电压电平之差否超过偏移电压，并且根据所述确定在第五节点处提供确定电压；以及
逻辑门，所述逻辑门通过对所述确定电压和所述第四节点的电压电平执行逻辑运算来产生所述定时器停止信号。
10.根据权利要求8所述的半导体器件，其中所述定时器电路根据所述定时器停止信号停止所述定时器的操作，并且所述驱动器关断所述晶体管。
11.根据权利要求8所述的半导体器件，其中所述第一节点连接到所述晶体管的源极，并且所述第四节点连接到所述晶体管的栅极。
12.根据权利要求8所述的半导体器件，还包括校准电路，所述校准电路接收所述第二节点的电压电平和所述第四节点的电压电平，产生用于校准所述定时器的操作时间的定时器校准信号，并且向所述定时器电路提供所述定时器校准信号。
13.根据权利要求12所述的半导体器件，其中所述校准电路响应于所述第四节点的电压电平的变化而产生判断时间窗口。
14.根据权利要求13所述的半导体器件，其中所述校准电路与所述判断时间窗口相对应地监测所述第二节点的电压电平，并且基于所述监测的结果来产生所述定时器校准信号。
15.一种操作半导体器件的方法，所述方法包括：
将第一电压与整流电压进行比较，并根据所述比较来输出第二电压；
操作使用所述第二电压作为输入的定时器电路的定时器，所述定时器电路与所述定时器的操作时间相对应地输出第三电压；
利用接收所述第三电压的驱动器提供的第四电压来驱动晶体管；以及
通过监测所述第二电压和所述第四电压来向所述定时器电路提供用于校准所述定时器的操作时间的定时器校准信号。
16.根据权利要求15所述的方法，其中操作定时器电路的定时器包括：当所述第一电压上升到所述整流电压的电平时，通过控制所述第二电压来操作所述定时器电路的定时器。
17.根据权利要求15所述的方法，其中向所述定时器电路提供所述定时器校准信号包括：
响应于所述第四电压的变化产生判断时间窗口；
在判断时间窗口的时间段内监测所述第二电压；以及
基于所述监测的结果产生所述定时器校准信号。
18.根据权利要求15所述的方法，还包括：当产生从所述整流电压所在的节点到所述第一电压所在的第一节点的反向电流时，产生用于停止所述定时器的操作的定时器停止信号，并向所述定时器电路提供所述定时器停止信号。
19.根据权利要求18所述的方法，其中产生定时器停止信号和提供定时器停止信号包括：
确定所述整流电压与所述第一电压之差是否超过偏移电压，并且根据所述确定产生确定电压；以及
通过对所述第四电压和所述确定电压执行逻辑运算来产生所述定时器停止信号。
20.根据权利要求18所述的方法，其中根据所述定时器停止信号而停止所述定时器的操作，并且关断所述晶体管。
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