CN108233931B

CN108233931B - 采样保持与比较锁存电路

Info

Publication number: CN108233931B
Application number: CN201711483543.3A
Authority: CN
Inventors: 李永凯; 杨平; 廖志凯; 岑远军; 冯浪; 彭箫天
Original assignee: Chengdu Sino Microelectronics Technology Co ltd
Current assignee: Chengdu Hua Microelectronics Technology Co.,Ltd.
Priority date: 2017-12-29
Filing date: 2017-12-29
Publication date: 2021-08-24
Anticipated expiration: 2037-12-29
Also published as: CN108233931A

Abstract

采样保持与比较锁存电路，涉及集成电路技术。本发明包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。本发明的有益效果是，在维持较高的采样速度和精度下，通过采用较少的器件和较小的芯片面积，实现了采样保持功能，降低了整个设计过程中的设计难度，在电路和版图设计上更加易于实现。

Description

采样保持与比较锁存电路

技术领域

本发明涉及集成电路技术。

背景技术

采样保持电路是模拟电路和混合电路中广泛应用的关键单元电路，特别是在AD转换器以及DA转换器中。采样保持电路主要对模拟输入信号进行采样，并保持一定时间以便后级电路进行处理。比较锁存是对采样保持的信号进行比较处理，得到数字信号。采样保持电路与比较锁存电路作为信号链中的关键模块直接决定整颗芯片的性能，是实现AD转换的必要手段。特别是对于Flash结构设计的AD转换器，比较器的性能和面积决定了整颗芯片的性能和面积，采用Flash结构设计的AD转换器比较器个数达到2ⁿ-1个。例如：一个8位的纯Flash结构的AD转换器需要255个比较器。虽然可以通过分段结构来减小比较器的数目，但一次分段后需要的比较器至少也要31个比较器，而分段次数越多，带来的偏差也就越大，这样如何尽量减小采样保持及比较器的面积就成为必须面对的问题。

经典采样保持电路结构：

如图1所示为为经典采样保持电路图。经典采样保持电路由单位增益缓冲器、MOS开关管及存储电容组成。M1～M5连接成单位增益缓冲器，其中M1与M2为差分对，M3与M4组成电流镜负载，M5作为尾电流管，在实际工作中针对M5管需增加偏置电路；M6～M8为开关管，C为采样保持电容，S1、S1d、S2为开关管M6～M8的控制时序。

如图2所示为根据图1简化的经典采样保持电路框图。在采样阶，段S₁与S_1d闭合，将Vin信号存储在C上，其中S_1d为S₁的延迟时钟用于消除输入馈通所产生的影响；在保持阶，段S₂闭合，Vin信号转移到AMP(运算放大器)输入端，通过AMP所形成的单位缓冲器完成采样保持工作。

如图3所示为为经典的高速比较器电路。M11与M12组成差分对，M13与M14为时钟控制的差分对，M15、M16、M17、M18组成再生环，M19为控制再生环工作状态的开关，M9与M10组成反相器构成比较器输出缓冲电路。当比较器在复位阶段：CLK为高电平，开关管M19导通，将复位点r1和r2两端短接。时钟控制的差分对M13和M14在r1和r2输入与前置放大成比例的不平衡电流。在比较阶段：CLK为低电平，存在于再生点r1和r2的不平衡电压由PMOS和NMOS晶体管组成的再生环迅速放大到数字电平。

由前述，经典的采样保持电路结构比较复杂，需要采用经典的差分对结构，所采用元器件数目较多，占用面积较大。这样大大增加了芯片的复杂程度，和版图布局布线的设计难度，不利于对于采样电路应用比较多的大规模集成电路设计。

发明内容

本发明所要解决的技术问题是，提出一种更加简单的基于CMOS反相器设计的采样保持电路结构，该结构通过采用较少的器件和较小的芯片面积，可以在维持较高的采样速度和精度下，实现采样保持功能，在电路和版图设计上更加易于实现，可广泛应用于各类大规模模拟与混合电路设计之中。

本发明解决所述技术问题采用的技术方案是，采样保持与比较锁存电路，其特征在于，包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。

所述采样保持电路模块包括：

第一输入端，其通过第一选通开关K1连接到第一电容C1的正极；

第二输入端，其通过第二选通开关K2连接到第一电容C1的正极；

第三输入端，其通过第三选通开关K3连接到第二电容C2的正极；

第四输入端，其通过第四选通开关K4连接到第二电容C2的正极；

第一电容C1的负极和第二电容C2的负极接第一CMOS反相器的输入端；

第一CMOS反相器的输入端连接第二十三MOS管M23的源极和漏极，第一CMOS反相器的输出端接第三电容C3的正极；

第一CMOS反相器的输入端还连接第二十四MOS管M24的电流输入端；

第二十四MOS管M24的电流输出端连接第三电容C3的正极；

第三电容C3的负极接第二CMOS反相器的输入端；

第二CMOS反相器的输入端连接第二十七MOS管M27的源极和漏极，第二CMOS反相器的输出端通过第五选通开关K5接第一参考点；

第二CMOS反相器的输入端还连接第二十八MOS管M28的电流输入端；

第二十八MOS管M28的电流输出端连接第二CMOS反相器的输出端。

所述第一CMOS反相器和第二CMOS反相器皆由两个串联的MOS管构成。

所述比较锁存电路模块包括：

第三十一MOS管M31，其电流输入端接***高电平，其栅端作为第二时钟的输入端，其电流输出端接第三十三MOS管M33的电流输入端和第三十五MOS管M35的电流输入端；

第三十二MOS管M32，其电流输入端接第三十四MOS管M34的电流输出端和第三十六MOS管M36的电流输出端，其电流输出端接地，其栅端作为第二时钟的反向信号输入端；

第三十三MOS管M33，其栅端接第一参考点，其电流输出端接第三十四MOS管M34的电流输入端、第三十五MOS管M35的栅端和第三十六MOS管M36的栅端；

第三十四MOS管M34，其栅端接第一参考点，其电流输入端还接第二参考点；

第三十五MOS管M35，其电流输出端接第四十一MOS管M41的电流输出端，其电流输出端还与第一参考点连接；

第三十六MOS管M36，其电流输入端接第四十一MOS管M41的电流输出端，其栅端接第三十五MOS管的栅端，其栅端还接第二参考点。

第三十七MOS管M37，其电流输入端接***高电平VDD，电流输出端接第四十一MOS管的电流输入端，栅端接第三参考点；

第三十八MOS管M38，其电流输入端接***高电平VDD，电流输出端接第三参考点，栅端接第三十七MOS管的电流输出端；

第三十九MOS管M39，其栅端接第三时钟输入端，其电流输入端接***高电平VDD，电流输出端接第三十七MOS管M37的栅端；

第四十MOS管M40，其栅端接第三时钟输入端，其电流输入端接***高电平VDD，电流输出端接第三十八MOS管M38的栅端；

第四十一MOS管M41，其栅端接第三时钟输入端；

第四十二MOS管M42，其栅端接第三时钟输入端，其电流输出端接第二参考点，其电流输入端接第三参考点；

第三参考点通过一个反相器连接到最终输出端。

所述共模电平反相器模块由串联的第二十九MOS管M29和第三十MOS管M30构成，第二十九MOS管M29和第三十MOS管M30的栅极相接于串联连接点，串联连接点通过第六选通开关K6连接到第二参考点，所述串联连接点为第二十九MOS管M29的电流输出端和第三十MOS管M30的电流输入端的连接点。

本发明的有益效果是，在维持较高的采样速度和精度下，通过采用较少的器件和较小的芯片面积，实现了采样保持功能，降低了整个设计过程中的设计难度，在电路和版图设计上更加易于实现。

附图说明

图1为经典采样保持电路图。

图2为经典采样保持电路框图。

图3为采经典高速比较器电路图。

图4为本发明所采用采样保持电路图。

图5为本发明所采用比较锁存电路的电路图。

图6为本发明所采用采样保持及比较锁存完整电路图。

图7为本发明所采用时序图。

图8为本发明采样保持功能验证波形图。

图9为本发明比较锁存仿真波形图

图10为本发明THD及ENOB仿真波形图。

具体实施方式

本发明直接采用CMOS反相器作为共模输出电压以及AMP使用，完成对输入信号的采样保持功能。

本发明利用CMOS反相器输出端与输入端短接，所产生的电压(一般为Vdd/2，可根据具体功耗要求调节比较器的翻转电压、共模值)作为采样保持的共模电压，省掉了通常采样保持电路所需的共模电压产生电路，有效的减小了采保电路的复杂程度。

本发明中，CMOS反相器在前级开关电容完成电荷转移的同时，作为AMP使用对采样信号还进行了放大，降低了后一级电路的设计难度，不必再采用专门的AMP作为放大或者缓冲输出采样保持信号，进一步减小了电路的复杂程度和版图设计难度；

采样保持电路包括输入单元、第一级采样保持单元和第二级采样保持单元。图4示出了输入单元和第一级采样保持单元。

输入单元包括4个选通开关和第一电容C1与第二电容C2，这两个电容的电容值相等。第一级采样保持单元和第二级采样保持单元结构相同，都具有一个抑制时钟馈通效应的MOS电容，以及，都具有一个由两个MOS管串联形成的CMOS反相器。

输入信号Vin端口通过第一选通开关K1接第一电容C1的上极板，同时Vflash端口通过第二选通开关K2接到第一电容C1的上极板；0.5LSB端口通过第三选通开关K3接第二电容C2的上极板，同时VREF-端口通过第四选通开关K4接到第二电容C2的上极板；

第一电容C1与第二电容C2的下极板短接在一起后接到第一级采样保持单元输入端，其连接到第二十四MOS管M24源漏中的一端、作为MOS电容的第二十三MOS管M23的源漏两端，第二十四MOS管M24源漏的另一端连接到CMOS反相器的输出端。CMOS反相器由第二十一MOS管M21与第二十二MOS管M22串接而成，第二十四MOS管M24栅极接时钟信号CLK1，MOS电容(第二十三MOS管)栅极与时钟信号～CLK1相连，“～”表示反相。

为便于描述，以下以附图中的标记直接代表器件名，例如，以M34表示“第三十四MOS管M34”。

图5所示为本发明的比较锁存电路模块(BLOCK2)，包括交叉耦合双CMOS反相器比较器电路。M33与M34、M35与M36分别串接在一起形成反相器结构；M33与M35，M34与M36的源端分别短接在一起；M33与M34组成反相器的输入端与M35与M36组成的反相器输出端短接并连接到IN&OUT1(即第一参考点)，M33与M34组成的反相器的输出端短接到M35与M36组成的反相器的输入端，同时与IN&OUT2(第二参考点)连接；M31与M32作为开关管使用，M31的源极连接到VDD，漏端连接到反相器器件M33与M35的源端，M31的栅极连接第二时钟CLK2；M32的源端连接到GND，漏端连接到反相器器件M34与M36的源端，M32的栅极连接到～CLK2；CLK2与～CLK2为反相时钟信号。

M37、M38形成正反馈电路，M39～M42形成动态锁存开关。M37与M38的源端分别联接到VDD，M37的漏端串接M41后与交叉耦合双CMOS反相器比较器电路M35与M36组成的反相器的输出端相连，M38的漏端串接M42后与交叉耦合双CMOS反相器比较器电路M33与M34组成的反相器的输出端相连；M39～M42栅极连接在一起后与CLK3时钟相连接。

图6为本发明的完整电路。该电路通过采用两级同样采样保持电路对输入信号进行采样并放大，放大之后送到比较器的输入端与共模电平进行比较输出比较结果。共模电平同样基于反相器结构设计，省略了使用***电路产生共模电平，有效减小了芯片设计难度。在本发明中，采样保持电路中的反相器(BLOCK1中两个CMOS反相器)与形成共模电平的反相器(BLOCK3)的PMOS管与NMOS管须具有相同的宽长比比值，

且第二级采样保持电路中反相器与形成共模电平的反相器(BLOCK3)PMOS管与NMOS管采用完全相同的宽长比，具有完全一致的翻转点电平，可以有效提高整个采样保持及比较电路的精度。

实施例：

参见图4、图5、图6。

本发明包括采样保持电路(见图4)、比较锁存电路(见图5)。本发明整体电路见图6。

本发明利用MOS反相器输入输出短接时的分压特性作为采样阶段的共模电平，利用CMOS反相器输入输出断开时的放大特性完成对输入信号的采样保持过程。

采样保持电路工作原理为：在采样阶段，K2、K4与CLK1打开，K1、K3与～CLK1关闭，Vflash与VREF-信号接存储电容C1与C2上极板，CLK1打开使MOS反相器导通形成分压Vcm，该分压以共模电压形式与C1、C2电容负极板相连，将Vflash信号采样到反相器输入端。在保持阶段，K2、K4与CLK1关闭，K1与K3打开，将Vin信号与0.5LSB信号转移到反相器的输入端，同时～CLK1打开用于抑制CLK1闭合过程中所产生的泄露电荷，这样Vin信号被采样保持在反相器输入端，通过CMOS反相器的放大作用，传输到输出端Vout，完成采样保持工作。

图4中Vflash为Flash ADC中的比较电压，以4位ADC为例，Vflash电压分别为

ΔVx为CMOS反相器输入端口的电压变化量，Vcm为CMOS反相器输入输出短接形成的共模电压，Cp为M3所成的MOS电容值。

通过计算可得在采样保持阶段(Cp远小于C)

△Vx＝Vx-Vcm (2)

由(1)、(2)可得

△Vout＝-A*△Vx (4)

A为CMOS反相器的增益，这样就得到了采样电压，同时对采样电压进行了A倍放大。

比较锁存电路(图5)包括两个输入端VIN&OUT1、VIN&OUT2，输出端VOUT，M33与M34串接而成的CMOS反相器、M35与M36串接而成的CMOS反相器，M37与M38连成的正反馈电路，开关管M31、M32、M39～M42。本发明利用两个CMOS反相器输入输出互联组成的比较器，结合PMOS管所形成的正反馈，提高了原有比较器结构的工作速度，利用开关管M39～M42组成动态时钟锁存技术减小了整个比较器的动态功耗，通过增加较少的器件和芯片面积实现了高速比较功能。

比较锁存电路工作原理为：在比较阶段，CLK2与～CLK2先于CLK3打开，VIN&OUT1与VIN&OUT2信号进入比较器进行比较后，CLK3打开，完成比较并输出比较结果；在非比较阶段，CLK2、～CLK2、CLK3关闭，整个比较器处于关断状态，减少整个比较器的功耗。

图6为采样保持电路及比较锁存完整电路。该电路通过采用两级同样采样保持电路对输入信号进行采样并放大，放大之后送到比较器的输入端与共模电平进行比较输出比较结果。共模电平同样基于反相器结构设计，省略了使用***电路产生共模电平，有效减小了芯片设计难度。由于采样保持电路中的反相器与形成共模电平的反相器的PMOS管与NMOS管须具有相同的宽长比比值，且第二级采样保持电路中反相器与形成共模电平的反相器PMOS管与NMOS管采用完全相同的宽长比，那么他们就具有完全相同的翻转点，有效的减小了失调电压所造成的影响，可以有效提高整个采样保持及比较电路的精度。

本发明完全利用反相器作为主体电路实现了采样保持及比较锁存功能。相较传统的采用差分运放形成的采保及比较锁存电路结构更加简单，占用的版图面积更小，且更加易于实现。

仿真验证

本发明实在本次设计中际应到8位AD转换器中，图8为基于8位AD转换器的采样保持功能验证波形。Vin为正弦波输入信号，频率＝79.7119140625KHz，偏移电压2.5V，摆幅2.5V。Vout为输出波形，通过波形可以看出本采样保持电路实现了8位AD转换器的采样保持功能。

图9为本发明比较锁存电路的仿真波形。其输出结果均在输入信号交叉点的比较锁存阶段进行翻转，不存在迟滞或者超前现象，真正实现了高速比较与锁存过程。

图10为采用本发明设计的8位转换器的仿真波形验证结果，实现了AD转换器的采样保持功能。在此8位AD转换器中：THD达到43.073dB(fs＝80KHz)，ENoB＝6.862。

表1采用本发明设计的8位AD转换器样片实测结果

从图8、图9、图10和表1可以看出，采用本发明实现了采样保持及比较锁存功能，线性误差≤0.5LSB，THD≤43.073dB，ENob＝6.862。本发明具有结构简单易于集成的特点。

Claims

1.采样保持与比较锁存电路，其特征在于，包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端；

所述共模电平反相器模块由串联的第二十九MOS管（M29）和第三十MOS管（M30）构成，第二十九MOS管（M29）和第三十MOS管（M30）的栅极相接于串联连接点，串联连接点通过第六选通开关（K6）连接到第二参考点，所述串联连接点为第二十九MOS管（M29）的电流输出端和第三十MOS管（M30）的电流输入端的连接点。

2.如权利要求1所述的采样保持与比较锁存电路，其特征在于，所述采样保持电路模块包括：

第一输入端，其通过第一选通开关（K1）连接到第一电容（C1）的正极；

第二输入端，其通过第二选通开关（K2）连接到第一电容（C1）的正极；

第三输入端，其通过第三选通开关（K3）连接到第二电容（C2）的正极；

第四输入端，其通过第四选通开关（K4）连接到第二电容（C2）的正极；

第一电容（C1）的负极和第二电容（C2）的负极接第一CMOS反相器的输入端；

第一CMOS反相器的输入端连接第二十三MOS管（M23）的源极和漏极，第一CMOS反相器的输出端接第三电容（C3）的正极；

第一CMOS反相器的输入端还连接第二十四MOS管（M24）的电流输入端；

第二十四MOS管（M24）的电流输出端连接第三电容（C3）的正极；

第三电容（C3）的负极接第二CMOS反相器的输入端；

第二CMOS反相器的输入端连接第二十七MOS管（M27）的源极和漏极，第二CMOS反相器的输出端通过第五选通开关（K5）接第一参考点；

第二CMOS反相器的输入端还连接第二十八MOS管（M28）的电流输入端；

第二十八MOS管（M28）的电流输出端连接第二CMOS反相器的输出端。

3.如权利要求2所述的采样保持与比较锁存电路，其特征在于，所述第一CMOS反相器和第二CMOS反相器皆由两个串联的MOS管构成。

4.如权利要求1所述的采样保持与比较锁存电路，其特征在于，所述比较锁存电路模块包括：

第三十一MOS管（M31），其电流输入端接***高电平，其栅端作为第二时钟的输入端，其电流输出端接第三十三MOS管（M33）的电流输入端和第三十五MOS管（M35）的电流输入端；

第三十二MOS管（M32），其电流输入端接第三十四MOS管（M34）的电流输出端和第三十六MOS管（M36）的电流输出端，其电流输出端接地，其栅端作为第二时钟的反向信号输入端；

第三十三MOS管（M33），其栅端接第一参考点，其电流输出端接第三十四MOS管（M34）的电流输入端、第三十五MOS管（M35）的栅端和第三十六MOS管（M36）的栅端；

第三十四MOS管（M34），其栅端接第一参考点，其电流输入端还接第二参考点；

第三十五MOS管（M35），其电流输出端接第四十一MOS管（M41）的电流输出端，其电流输出端还与第一参考点连接；

第三十六MOS管（M36），其电流输入端接第四十一MOS管（M41）的电流输出端，其栅端接第三十五MOS管（M35）的栅端，其栅端还接第二参考点；

第三十七MOS管（M37），其电流输入端接***高电平VDD，电流输出端接第四十一MOS管（M41）的电流输入端，栅端接第三参考点；

第三十八MOS管（M38），其电流输入端接***高电平VDD，电流输出端接第三参考点，栅端接第三十七MOS管（M37）的电流输出端；

第三十九MOS管（M39），其栅端接第三时钟输入端，其电流输入端接***高电平VDD，电流输出端接第三十七MOS管（M37）的栅端；

第四十MOS管（M40），其栅端接第三时钟输入端，其电流输入端接***高电平VDD，电流输出端接第三十八MOS管（M38）的栅端；

第四十一MOS管（M41），其栅端接第三时钟输入端；

第四十二MOS管（M42），其栅端接第三时钟输入端，其电流输出端接第二参考点，其电流输入端接第三参考点；

第三参考点通过一个反相器连接到最终输出端。