CN108231681B - 瞬间电压抑制二极管装置及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种瞬间电压抑制二极管装置及其制造方法。瞬间电压抑制二极管装置包括基板；第二导电类型第一外延层，设置于基板上；第二导电类型第二外延层，设置于第二导电类型第一外延层和基板之间；多个沟槽隔离物，自第二导电类型第一外延层延伸穿过第二导电类型第二外延层至基板中，沟槽隔离物将基板划分为第一主动区，其包括第二导电类型掺杂阱，设置于第二导电类型第一外延层内；第一导电类型掺杂阱和第一导电类型埋藏层，设置于第二导电类型第二外延层内；第二导电类型掺杂阱与第一导电类型埋藏层作为齐纳二极管。

Description

瞬间电压抑制二极管装置及其制造方法
技术领域
本发明实施例是有关于一种半导体元件及其制造方法，特别是有关于一种瞬间电压抑制二极管装置及其制造方法。
背景技术
瞬间电压抑制二极管(transient-voltage-suppression(TVS)diode，以下简称TVS二极管)通常用于保护积体电路不受例如静电放电效应(ESD)，快速瞬态电压(或电流)或闪电等意外发生的瞬间过电压(或电流)事件而损毁。TVS二极管在承受上述瞬间过电压(或电流)事件时，TVS二极管的工作阻抗立即降至极低的导通值，从而会允许大电流通过，同时把电压钳制在一预定水准。因此，TVS二极管可以广泛地应用于通用序列汇流排(USB)电源线和数据线、数字视讯界面、高速以太网网络、笔记型电脑，显示器或平面显示器等方面，以做为电路保护元件。然而，TVS二极管持续面临的技术挑战为：进一步降低电容值的同时维持简单且低成本的制造工艺。
因此，在此技术领域中，有需要一种瞬间电压抑制二极管，以改善上述缺点。
发明内容
本发明的一实施例提供一种瞬间电压抑制二极管装置。上述瞬间电压抑制二极管装置包括一基板，上述基板具有一第一导电类型；一第二导电类型第一外延层，设置于上述基板上，其中上述第二导电类型第一外延层具有一第二导电类型，且上述第二导电类型不同于上述第一导电类型；一第二导电类型第二外延层，设置于上述第二导电类型第一外延层和上述基板之间，其中上述第二导电类型第二外延层具有上述第二导电类型；以及多个沟槽隔离物，自上述第二导电类型第一外延层的一顶面延伸穿过上述第二导电类型第二外延层的一底面至上述基板中，上述这些沟槽隔离物彼此相邻且将上述基板划分为一第一主动区、一第二主动区、一第三主动区、一第四主动区和一第五主动区；其中上述第一主动区包括：一第二导电类型掺杂阱，设置于上述第二导电类型第一外延层内，其中上述第二导电类型第一掺杂阱具有上述第二导电类型；一第一导电类型掺杂阱，设置于上述第二导电类型第二外延层内，其中上述第一导电类型掺杂阱具有上述第一导电类型；以及一第一导电类型埋藏层，设置于上述第二导电类型第二外延层内；其中上述第二导电类型掺杂阱与上述第一导电类型埋藏层作为一齐纳二极管。
本发明的另一实施例提供一种瞬间电压抑制二极管装置，上述瞬间电压抑制二极管装置包括一基板，所述基板具有一第一导电类型；一第二导电类型第一外延层，设置于所述基板上，其中所述第二导电类型第一外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；一第二导电类型第二外延层，设置于所述第二导电类型第一外延层和所述基板之间，其中所述第二导电类型第二外延层具有所述第二导电类型；以及多个沟槽隔离物，自所述第二导电类型第一外延层的一顶面延伸穿过所述第二导电类型第二外延层的一底面至所述基板中，所述多个沟槽隔离物彼此相邻且将所述基板划分出一第一主动区；其中所述第一主动区包括：一第二导电类型掺杂阱，设置于所述第二导电类型第一外延层内，且具有所述第二导电类型；一第一导电类型掺杂阱，设置于所述第二导电类型第二外延层内且具有所述第一导电类型；一第一导电类型埋藏层，设置于所述基板内；一第二导电类型埋藏层，设置于所述第二导电类型第二外延层内，其中所述第一导电类型埋藏层和所述第二导电类型埋藏层分别位于所述第一导电类型掺杂阱的一底面和一顶面上；以及一第一导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱上，其中所述第二导电类型埋藏层、所述第一导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管；其中所述第一导电类型第一重掺杂区与所述第二导电类型掺杂阱作为一第一二极管。
本发明的另一实施例提供一种瞬间电压抑制二极管装置。上述瞬间电压抑制二极管装置包括一基板，上述基板具有一第一导电类型；一第二导电类型第一外延层和一第二导电类型第二外延层，设置于上述基板上，其中上述第二导电类型第二外延层的一顶面和一底面分别邻接上述第二导电类型第一外延层和上述基板，其中上述第二导电类型第一外延层和上述第二导电类型第二外延层具有一第二导电类型，且上述第二导电类型不同于上述第一导电类型；以及一齐纳二极管，形成于上述第二导电类型第一外延层和上述第二导电类型第二外延层中；其中上述齐纳二极管包括：一第一导电类型掺杂阱，设置于上述第二导电类型第二外延层内，其中上述第一导电类型掺杂阱具有上述第一导电类型；一第二导电类型掺杂阱，设置于上述第二导电类型第一外延层内，其中上述第二导电类型第一掺杂阱具有上述第二导电类型；以及一第一导电类型埋藏层，设置于上述第二导电类型第二外延层内，其中上述第一导电类型埋藏层具有上述第一导电类型；所述齐纳二极管包括：一第二导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱上；其中所述第一导电类型埋藏层的一顶面和一底面分别邻接所述第二导电类型掺杂阱和所述第一导电类型掺杂阱；以及其中所述第二导电类型第一重掺杂区电性耦接至位于所述第二导电类型第一外延层中的一第二导电类型第二重掺杂区。
本发明的又一实施例提供一种瞬间电压抑制二极管装置，上述瞬间电压抑制二极管装置包括一基板，具有一第一导电类型；一第二导电类型第一外延层和一第二导电类型第二外延层，设置于所述基板上，其中所述第二导电类型第二外延层的一顶面和一底面分别邻接所述第二导电类型第一外延层和所述基板，其中所述第二导电类型第一外延层和所述第二导电类型第二外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；一第二导电类型掺杂阱，设置于所述第二导电类型第一外延层内，其中所述第二导电类型掺杂阱具有所述第二导电类型；以及一齐纳二极管，形成于所述第二导电类型第二外延层和所述基板中，其中所述齐纳二极管包括：一第一导电类型掺杂阱，设置于所述第二导电类型第二外延层内，其中所述第一导电类型掺杂阱具有所述第一导电类型；一第一导电类型埋藏层，设置于所述基板内，其中所述第一导电类型埋藏层具有所述第一导电类型；以及一第二导电类型埋藏层，设置于所述第二导电类型第二外延层内，其中所述第二导电类型埋藏层位于所述第一导电类型掺杂阱的顶面上；以及一第一导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱中；其中所述第一导电类型第一重掺杂区电性耦接至位于所述第二导电类型第一外延层中的一第二导电类型第一重掺杂区；其中，第一导电类型第一重掺杂区具有所述第一导电类型，第二导电类型第一重掺杂区具有所述第二导电类型。
本发明的又一实施例提供一种瞬间电压抑制二极管装置的制造方法。上述瞬间电压抑制二极管装置的制造方法包括提供一基板，上述基板掺杂有一第一导电类型，且上述基板包括多个沟槽隔离物定义区，将上述基板划分为一第一主动区、一第二主动区、一第三主动区、一第四主动区和一第五主动区；进行一第一外延成长制造工艺，于上述基板上外延成长一第二导电类型外延层，其中上述第二导电类型外延层具有一第二导电类型，且上述第二导电类型不同于上述第一导电类型；进行一第一掺杂制造工艺，于上述第一主动区中的上述第二导电类型外延层中形成一第一导电类型掺杂阱，其中上述第一导电类型掺杂阱具有上述第一导电类型；进行一第二掺杂制造工艺，于上述第一主动区中的上述第二导电类型外延层中且于上述第一导电类型掺杂阱上形成一第一导电类型埋藏层，其中上述第一导电类型埋藏层具有上述第一导电类型；进行一第二外延成长制造工艺，于上述第二导电类型外延层上外延成长另一第二导电类型外延层，其中上述另一第二导电类型外延层具有上述第二导电类型；进行一第三掺杂制造工艺，于上述第一主动区中的上述另一第二导电类型外延层中形成一第二导电类型掺杂阱，其中上述第二导电类型掺杂阱具有上述第二导电类型；以及分别于上述些沟槽隔离物预定区中形成多个沟槽隔离物，上述些沟槽隔离物自上述另一第二导电类型外延层的一顶面延伸穿过上述第二导电类型外延层的一底面至上述基板中；其中，所述第二导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管。
本发明的又一实施例提供一种瞬间电压抑制二极管装置的制造方法，上述制造方法包括下列步骤：提供一基板，所述基板掺杂有一第一导电类型，且所述基板包括多个沟槽隔离物定义区，将所述基板划分为一第一主动区和一第二主动区；进行一第一掺杂制造工艺，于所述第一主动区中且于所述基板中形成一第一导电类型埋藏层，其中所述第一导电类型埋藏层具有所述第一导电类型；进行一第一外延成长制造工艺，于所述基板上外延成长一第二导电类型外延层，其中所述第二导电类型外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；进行一第二掺杂制造工艺，于所述第一主动区中的所述第二导电类型外延层中形成一第一导电类型掺杂阱，其中所述第一导电类型掺杂阱具有所述第一导电类型；进行一第二外延成长制造工艺，于所述第二导电类型外延层上外延成长另一第二导电类型外延层，其中所述另一第二导电类型外延层具有所述第二导电类型；进行一第三掺杂制造工艺，于所述第一主动区中的所述另一第二导电类型外延层中形成一第二导电类型掺杂阱，其中所述第二导电类型掺杂阱具有所述第二导电类型；以及分别于所述多个沟槽隔离物定义区中形成多个沟槽隔离物，所述多个沟槽隔离物自所述另一第二导电类型外延层的一顶面延伸穿过所述第二导电类型外延层的一底面至所述基板中；进行所述第二外延成长制造工艺之前进行一第七掺杂制造工艺，于所述第一主动区中的所述第二导电类型外延层中形成一第二导电类型埋藏层，其中所述第二导电类型埋藏层具有所述第二导电类型，其中所述第一导电类型埋藏层和所述第二导电类型埋藏层分别位于所述第一导电类型掺杂阱的一底面和一顶面上，且其中所述第一掺杂制造工艺于所述基板中形成所述第一导电类型埋藏层；以及形成所述多个沟槽隔离物之后进行一第八掺杂制造工艺，于所述第二导电类型掺杂阱中形成一第一导电类型第一重掺杂区，其中所述第一导电类型第一重掺杂区具有所述第一导电类型；其中，所述第二导电类型埋藏层、所述第一导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管。
附图说明
图1～图6显示本发明一些实施例的瞬间电压抑制二极管装置的制造工艺剖面示意图。
图7为图6所示的本发明一些实施例的瞬间电压抑制二极管装置的等效电路示意图。
图8～图12为本发明一些其他实施例的瞬间电压抑制二极管装置的制造工艺剖面示意图。
图13为本发明一些其他实施例的瞬间电压抑制二极管装置的等效电路示意图。
附图标号
200、400 基板；
202A、202B、202C、202D、202E、202F、402A、402B、402C 沟槽隔离物定义区；
203、207、215、403、405、407、415 顶面；
204A、204B、204C、204D、204E、404A、404B 主动区；
206、214、406、414 第二导电类型外延层；
208、408 第一导电类型掺杂阱；
209、211、213A、213C、217、409、411、413 底面；
210、410 第一导电类型埋藏层；
212A、212C、412 第二导电类型埋藏层；
218、418 第二导电类型掺杂阱；
222A、222B、222C、222D、222E、222F 沟槽隔离物；
224A、224B、224C、224D、224E、424B 第二导电类型重掺杂区；
228A、228C、428A 第一导电类型重掺杂区；
300、600 高电压节点；
302 第一输入/输出节点；
304 第二输入/输出节点；
500a、500b 瞬间电压抑制二极管装置；
602 输入/输出节点；
H1、H2 深度；
D1、D2、D3、D4、D5、D6 二极管；
Z1、Z2 齐纳二极管；
GND 接地端。
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明实施例提供一瞬间电压抑制二极管装置，瞬间电压抑制二极管装置中的齐纳二极管(Zener diode)具有较稳定的逆向击穿电压。并且，本发明实施例利用两道薄外延成长制造工艺形成由两层较薄外延层构成的瞬间电压抑制二极管装置，可使制造工艺步骤简化且降低制造工艺成本。
图1～图6显示本发明一些实施例的瞬间电压抑制二极管装置500a的制造工艺剖面示意图。请参考图1，首先提供基板200，上述基板200掺杂掺质以具有第一导电类型。举例来说，当第一导电类型为P型时，上述基板200可为一P型基板。在本发明一些实施例中，基板200的掺杂浓度可为约1019-1021/cm3，因而基板200可为重掺杂P型基板。在本发明一些实施例中，上述基板200可为硅基板。在本发明其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compoundsemiconductor)，或其他常用的半导体基板做为基板200。
如图1所示，基板200包括多个相邻的沟槽隔离物定义区202A、202B、202C、202D、202E和202F，以定义出后续形成的齐纳二极管及其他多个二极管的形成位置。在如图1所示的一些实施例中，上述沟槽隔离物定义区202A、202B、202C、202D、202E和202F沿平行于基板200的一顶面203的一方向由左至右依序配置，以沿上述方向将基板200划分为多个相邻的主动区204A、204B、204C、204D和204E。详细来说，沟槽隔离物定义区202A和沟槽隔离物定义区202B之间的区域定义为主动区204A，沟槽隔离物定义区202B和沟槽隔离物定义区202C之间的区域定义为主动区204B，沟槽隔离物定义区202C和沟槽隔离物定义区202D之间的区域定义为主动区204C，沟槽隔离物定义区202D和沟槽隔离物定义区202E之间的区域定义为主动区204D，沟槽隔离物定义区202E和沟槽隔离物定义区202F之间的区域定义为主动区204E。此外，主动区204A和主动区204C分别位于主动区204B的相反侧，且主动区204C和主动区204E分别位于主动区204D的相反侧。
请再参考图1，接着，进行一外延成长(epitaxial growth)制造工艺，以于基板200的一顶面203上全面性外延成长一第二导电类型外延层206。上述外延成长制造工艺可包括例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子体增强型化学气相沉积法(plasma-enhanced CVD)、遥控等离子体化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法。在本发明一些实施例中，可于进行外延成长制造工艺时，于反应气体中加入磷化氢(phosphine)或砷化三氢(arsine)进行原位(in-situ)掺杂以形成上述第二导电类型外延层206。本发明一些实施例中，可先外延成长未掺杂的外延层(图未显示)，之后再以磷离子或砷离子掺杂上述未掺杂的外延层以形成第二导电类型外延层206。
上述第二导电类型外延层206的材质可包括硅、锗、硅与锗、III-V族化合物或上述的组合。上述第二导电类型外延层206具有一第二导电类型，且第二导电类型不同于第一导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且第二导电类型外延层206可视为一N型外延层206。在本发明一些实施例中，第二导电类型外延层206的掺杂浓度可为约1010-1014/cm3。第二导电类型外延层206的厚度可为约3μm至约8μm，例如为约5μm。
接着，请参考图2，进行一掺杂制造工艺，于主动区204B中的第二导电类型外延层206中形成一第一导电类型掺杂阱208。上述第一导电类型掺杂阱208具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型掺杂阱208可视为一P型掺杂阱208。在本发明一些实施例中，第一导电类型掺杂阱208的掺杂浓度可为约1016-1018/cm3。第一导电类型掺杂阱208的一底面209直接接触基板200的顶面203。第一导电类型掺杂阱208的底面209对齐第二导电类型外延层206的底面(位置相同于基板200的顶面203)。另外，第一导电类型掺杂阱208的两侧边分别位于沟槽隔离物定义区202B、202C中。
请再参考图2，接着，进行另一掺杂制造工艺，于主动区204B中的第二导电类型外延层206中且于第一导电类型掺杂阱208上形成一第一导电类型埋藏层210。上述第一导电类型埋藏层210具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型埋藏层210可视为一P型埋藏层210。在本发明一些实施例中，上述第一导电类型埋藏层210的掺杂浓度大于第一导电类型掺杂阱208的掺杂浓度。举例来说，上述第一导电类型埋藏层210的掺杂浓度可为约1018-1021/cm3。在本发明一些实施例中，上述第一导电类型埋藏层210的掺杂浓度可设计大于第一导电类型掺杂阱208的掺杂浓度至少一个数量级。举例来说，当第一导电类型掺杂阱208的掺杂浓度为1017/cm3时，第一导电类型埋藏层210的掺杂浓度可为1018-1021/cm3。并且，上述第一导电类型埋藏层210的一顶面对齐第二导电类型外延层206的一顶面207，上述第一导电类型埋藏层210的一底面211邻接且直接接触第一导电类型掺杂阱208的一顶面。
请再参考图2，接着，进行又一掺杂制造工艺，于主动区204A和204C的第二导电类型外延层206中分别形成具有第二导电类型的第二导电类型埋藏层212A和212C。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，上述第二导电类型埋藏层212A和212C可分别视为N型埋藏层212A和212C。在本发明一些实施例中，上述第二导电类型埋藏层212A和212C的掺杂浓度可为约1017-1020/cm3。并且，上述第二导电类型埋藏层212A和212C的顶面可分别对齐第二导电类型外延层206的顶面207，上述第二导电类型埋藏层212A和212C的底面213A和213C可分别对齐上述第一导电类型埋藏层210的底面211。
在本发明一些实施例中，形成上述第一导电类型埋藏层210的掺杂制造工艺和形成上述第二导电类型埋藏层212A和212C的另一道掺杂制造工艺的制造工艺顺序可以对调。
接着，请参考图3，进行另一外延成长制造工艺，于第二导电类型外延层206上全面性外延一第二导电类型外延层214。第二导电类型外延层214完全覆盖第二导电类型外延层206，且使第二导电类型外延层206的顶面207邻接于第二导电类型外延层214的底面和基板200的顶面203。第二导电类型外延层214具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且第二导电类型外延层214可视为一N型外延层214。在本发明一些实施例中，上述第二导电类型外延层214的制造工艺、掺杂浓度和厚度可相同或类似于第二导电类型外延层206。在本发明其他实施例中，上述第二导电类型外延层214的厚度可大于或小于第二导电类型外延层206的厚度。
请再参考图3，接着，进行另一掺杂制造工艺，于主动区204B中的第二导电类型外延层214中形成一第二导电类型掺杂阱218。上述第二导电类型掺杂阱218具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且上述第二导电类型掺杂阱218可视为一N型掺杂阱218。在本发明一些实施例中，第二导电类型掺杂阱218的掺杂浓度可为约1017-1020/cm3。第二导电类型掺杂阱218的一顶面对齐第二导电类型外延层214的一顶面215，第二导电类型掺杂阱218的一底面217直接接触第二导电类型外延层206的顶面207，且直接接触第一导电类型埋藏层210的一顶面。另外，第二导电类型掺杂阱218的两侧边分别位于沟槽隔离物定义区202B、202C中。
接着，请参考图4，分别于上述沟槽隔离物定义区202A、202B、202C、202D、202E和202F中形成多个沟槽隔离物222A、222B、222C、222D、222E和222F。上述沟槽隔离物222A、222B、222C、222D、222E和222F从第二导电类型外延层214的顶面215延伸穿过第二导电类型外延层214、第二导电类型外延层206至基板200中。换句话说，每一个沟槽隔离物222A、222B、222C、222D、222E和222F从其顶面至其底面的深度H2大于从第二导电类型外延层214的顶面215至第二导电类型外延层206的底面的深度H1。
在本发明一些实施例中，沟槽隔离物222A、222B、222C、222D、222E和222F可包括浅沟槽隔离物(STI)，可通过对上述基板200进行刻蚀制造工艺及后续的绝缘材料填充制造工艺形成沟槽隔离物222A、222B、222C、222D、222E和222F。上述刻蚀步骤分别于上述基板200的沟槽隔离物定义区202A、202B、202C、202D、202E和202F中移除部分第二导电类型外延层214、部分第二导电类型外延层206和部分基板200，以形成多个沟槽(图未显示)，上述多个沟槽分别从第二导电类型外延层214的顶面215延伸穿过第二导电类型外延层214，且延伸穿过第二导电类型外延层206的底面(位置相同于基板200的顶面203)至基板200中。上述刻蚀步骤包括干刻蚀、湿刻蚀或上述的组合。上述湿刻蚀可包括浸洗刻蚀(immersionetching)、喷洗刻蚀(spray etching)、上述组合、或其它适合的干刻蚀。上述干刻蚀步骤包括电容耦合等离子体刻蚀、感应耦合型等离子体刻蚀、螺旋等离子体刻蚀、电子回旋共振等离子体刻蚀、上述的组合、或其它适合的干刻蚀。上述干刻蚀步骤使用的气体可包括惰性气体、含氟气体、含氯气体、含溴气体、含碘气体、上述气体的组合或其它任何适合的气体。在本发明一些实施例中，上述干刻蚀步骤使用的气体包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述气体的组合或其它任何适合的气体。
在本发明一些实施例中，上述绝缘材料填充制造工艺于上述多个沟槽中填满绝缘材料。上述绝缘材料填充制造工艺包括化学气相沉积(CVD)法、低压化学气相沉积法(lowpressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low tempe raturechemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermalchemical vapor deposition，RTCVD)、等离子体辅助化学气相沉积法(plasma enhance dchemical vapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(ato miclayer deposition，ALD)或其它常用的方法。上述绝缘材料包括氧化硅、氮化硅、氮氧化硅、其它任何适合的绝缘材料、或上述的组合。
接着，请参考图5，进行另一掺杂制造工艺，于主动区204B中的第二导电类型掺杂阱218上形成一第二导电类型重掺杂区224B。上述第二导电类型重掺杂区224B具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且上述第二导电类型重掺杂区224B的掺杂浓度可为约1019-1020/cm3时，上述第二导电类型重掺杂区224B可视为N型重掺杂区(N+doped region)224B。
在本发明一些实施例中，上述掺杂制造工艺同时于主动区204A、204C、204D和204E中的第二导电类型外延层214中分别形成第二导电类型重掺杂区224A、224C、224D和224E。上述第二导电类型重掺杂区224A、224C、224D和224E的掺杂浓度相同于上述第二导电类型重掺杂区224B的掺杂浓度。因此，上述第二导电类型重掺杂区224A、224C、224D和224E可视为N型重掺杂区(N+doped region)224A、224C、224D和224E。
接着，请参考图6，进行另一掺杂制造工艺，于主动区204A、204C中的第二导电类型外延层214中分别形成第一导电类型重掺杂区228A、228C。第一导电类型重掺杂区228A、228C具有第一导电类型。举例来说，当第一导电类型为P型，且第一导电类型重掺杂区228A、228C掺杂浓度可为约1019-1020/cm3时，上述第一导电类型重掺杂区228A、228C可视为P型重掺杂区(P+doped region)228A、228C。经过上述制造工艺之后，形成本发明一些实施例的瞬间电压抑制二极管装置500a。
如图6所示，在本发明一些实施例中，瞬间电压抑制二极管装置500a的基板200电性接地(coupled to ground)至接地端，并于图6中的基板200的底部利用接地符号及英文GND表示。瞬间电压抑制二极管装置500a的主动区204A、204B、204C中的第二导电类型重掺杂区224A、224B、224C一起电性耦接至一高电压节点(Vccnode)300。主动区204A的第一导电类型重掺杂区228A和主动区204E的第二导电类型重掺杂区224E一起耦接至一第一输入/输出节点(I/O node)302。主动区204C的第一导电类型重掺杂区228C和主动区204D的第二导电类型重掺杂区224D一起耦接至一第二输入/输出节点(I/O node)304。
如图6所示，位于主动区204B中的第二导电类型掺杂阱218与第一导电类型埋藏层210接触的交界处形成一个PN接面(PN junction)，并利用图6中的第二导电类型掺杂阱218与第一导电类型埋藏层210的交会处的齐纳二极管符号Z1表示。上述齐纳二极管Z1由第二导电类型重掺杂区224B、第二导电类型掺杂阱218、第一导电类型埋藏层210和第一导电类型掺杂阱208构成。经由上述电性连接方式，上述齐纳二极管Z1的阴极(第二导电类型掺杂阱218和第二导电类型重掺杂区224B)电性耦接至高电压节点300，上述齐纳二极管Z1的阳极(第一导电类型掺杂阱208和第一导电类型埋藏层210)通过基板200电性接地至接地端GND。在本发明一些实施例中，上述第一导电类型埋藏层210的掺杂浓度设计大于第一导电类型掺杂阱208的掺杂浓度至少两个数量级。因此，第二导电类型掺杂阱218与第一导电类型埋藏层210形成的齐纳二极管Z1可具有较高的击穿电压，例如为18-20伏特(V)。并且，上述齐纳二极管Z1可具有较小的电容。
如图6所示，瞬间电压抑制二极管装置500a中位于主动区204A中的第一导电类型重掺杂区228A与第二导电类型外延层214的交界处会形成一个PN接面，并利用图6中的第一导电类型重掺杂区228A与第二导电类型外延层214及第二导电类型重掺杂区224A的交界处的二极管符号D1表示。上述二极管D1由主动区204A中的第一导电类型重掺杂区228A与第二导电类型外延层214及第二导电类型重掺杂区224A构成。经由上述电性连接方式，上述二极管D1的阳极(第一导电类型重掺杂区228A)耦接至第一输入/输出节点302，上述二极管D1的阴极(第二导电类型外延层214及第二导电类型重掺杂区224A)电性耦接至高电压节点300且与上述齐纳二极管Z1的阴极对接。
如图6所示，类似的，位于主动区204C中的第一导电类型重掺杂区228C与第二导电类型外延层214的交界处会形成一个PN接面，并于图6中的第一导电类型重掺杂区228C与第二导电类型外延层214及第二导电类型重掺杂区224C的交界处利用二极管符号D2表示。上述二极管D2由主动区204C中的第一导电类型重掺杂区228C与第二导电类型外延层214及第二导电类型重掺杂区224C构成。经由上述电性连接方式，上述二极管D2的阳极(第一导电类型重掺杂区228C)耦接至第二输入/输出节点304，上述二极管D2的阴极(第二导电类型外延层214及第二导电类型重掺杂区224C与第二导电类型外延层214)电性耦接至高电压节点300且与上述齐纳二极管Z1的阴极对接。
并且，如图6所示，主动区204D的第二导电类型外延层214与具第一导电类型的基板200的交界处会形成一个PN接面，并于图6中的主动区204D的第二导电类型外延层206和具第一导电类型的基板200的交界处利用二极管符号D4表示。上述二极管D4由主动区204D的第二导电类型重掺杂区224D、第二导电类型外延层206和214与具第一导电类型的基板200构成。经由上述电性连接方式，上述二极管D4的阳极(基板200)电性接地至接地端GND，上述二极管D4的阴极(第二导电类型重掺杂区224D、第二导电类型外延层206和214)电性耦接至第二输入/输出节点304。
如图6所示，类似的，主动区204E的第二导电类型外延层206与具第一导电类型的基板200的交界处会形成一个PN接面，并于图6中的主动区204E的第二导电类型外延层206和具第一导电类型的基板200的交界处利用二极管符号D3表示。上述二极管D3由主动区204E的第二导电类型重掺杂区224E、第二导电类型外延层206和214与具第一导电类型的基板200构成。上述二极管D3的阳极(基板200)电性接地，上述二极管D3的阴极(第二导电类型重掺杂区224E、第二导电类型外延层206和214)电性耦接至第一输入/输出节点302。图7是显示上述瞬间电压抑制二极管装置500a的等效电路示意图。
图8～图12为本发明一些其他实施例的瞬间电压抑制二极管装置500b的制造工艺剖面示意图。上述图式中的各元件如有与图1～图6所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
请参考图8，首先提供基板400，上述基板400掺杂掺质以具有第一导电类型。举例来说，当第一导电类型为P型时，上述基板400可为一P型基板。在本发明一些实施例中，基板400和图1所示的基板200可具有相同或类似的材质和掺杂浓度。
如图8所示，基板400包括多个相邻的沟槽隔离物定义区402A、402B和402C，以定义出后续形成的齐纳二极管及其他多个二极管的形成位置。在如图8所示的一些实施例中，上述沟槽隔离物定义区402A、402B和402C沿平行于基板400的一顶面403的一方向由左至右依序配置，以沿上述方向将基板400划分为多个相邻的主动区404A和404B。详细来说，沟槽隔离物定义区402A和沟槽隔离物定义区402B之间的区域定义为主动区404A，沟槽隔离物定义区402B和沟槽隔离物定义区402C之间的区域定义为主动区404B。此外，主动区404A相邻于主动区404B，且通过单一沟槽隔离物定义区402B彼此隔开。
接着，请参考图8，进行一掺杂制造工艺，于主动区404A中的第二导电类型外延层406形成前先形成一第一导电类型埋藏层410。上述第一导电类型埋藏层410具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型埋藏层410可视为一P型埋藏层410。在本发明一些实施例中，上述第一导电类型埋藏层410的掺杂浓度可为约1018-1021/cm3。并且，上述第一导电类型埋藏层410的一顶面405低于第二导电类型外延层406的一顶面407，上述第一导电类型埋藏层410的一底面411低于第二导电类型外延层406的底面403。另外，第一导电类型埋藏层410的两侧边分别位于沟槽隔离物定义区402A、402B中。
请再参考图8，接着，进行一外延成长(epitaxial growth)制造工艺，以于基板400的一顶面403上全面性外延成长一第二导电类型外延层406。可利用相同或类似于图1所示的第二导电类型外延层206的外延成长制造工艺形成第二导电类型外延层406。上述第二导电类型外延层406和图1所示的第二导电类型外延层206可具有相同或类似的材质、掺杂浓度和厚度。
请再参考图9，进行另一掺杂制造工艺，于主动区404A中的第二导电类型外延层406中形成一第一导电类型掺杂阱408。上述第一导电类型掺杂阱408具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型掺杂阱408可视为一P型掺杂阱408。在本发明一些实施例中，第一导电类型掺杂阱408的掺杂浓度可为约1017-1020/cm3。在本发明一些实施例中，上述第一导电类型埋藏层410的掺杂浓度大于第一导电类型掺杂阱408的掺杂浓度至少一个数量级。举例来说，当第一导电类型掺杂阱408的掺杂浓度为1017/cm3时，第一导电类型埋藏层410的掺杂浓度可为1018-1020/cm3。第一导电类型掺杂阱408的一底面409直接接触第一导电类型埋藏层410的顶面405。另外，第一导电类型掺杂阱408的两侧边分别位于沟槽隔离物定义区402A、402B中。
请再参考图9，接着，进行又一掺杂制造工艺，于主动区404A的第二导电类型外延层406中且于第一导电类型掺杂阱408上形成具有第二导电类型的第二导电类型埋藏层412。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，上述第二导电类型埋藏层412可视为N型埋藏层412。在本发明一些实施例中，上述第二导电类型埋藏层412的掺杂浓度可为约1018-1021/cm3。并且，上述第二导电类型埋藏层412的顶面可对齐第二导电类型外延层406的顶面407，上述第二导电类型埋藏层412的底面413可直接接触上述第一导电类型掺杂阱408的顶面。另外，第二导电类型埋藏层412的两侧边分别位于沟槽隔离物定义区402A、402B中。
接着，请参考图10，进行另一外延成长制造工艺，于第二导电类型外延层406上全面性外延一第二导电类型外延层414。第二导电类型外延层414完全覆盖第二导电类型外延层406，且使第二导电类型外延层406邻接于第二导电类型外延层414的一底面417和基板400的顶面403。第二导电类型外延层414具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且第二导电类型外延层414可视为一N型外延层414。在本发明一些实施例中，上述第二导电类型外延层414的制造工艺、掺杂浓度和厚度可相同或类似于第二导电类型外延层406。
请再参考图10，接着，进行另一掺杂制造工艺，于主动区404A中的第二导电类型外延层414中形成一第二导电类型掺杂阱418。上述第二导电类型掺杂阱418具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且上述第二导电类型掺杂阱418可视为一N型掺杂阱418。在本发明一些实施例中，第二导电类型掺杂阱418的掺杂浓度可相同或类似于图3所示的第二导电类型掺杂阱218。第二导电类型掺杂阱418的一顶面对齐第二导电类型外延层414的一顶面415，第二导电类型掺杂阱418的一底面417直接接触第二导电类型外延层406的顶面407，且直接接触第二导电类型埋藏层412的一顶面。另外，第二导电类型掺杂阱418的两侧边分别位于沟槽隔离物定义区402A、402B中。
接着，请参考图11，分别于上述沟槽隔离物定义区402A、402B和402C中形成多个沟槽隔离物422A、422B和422C。上述沟槽隔离物422A、422B和422C的位置、深度H2、材质和形成方式可相同或类似于图4所示的沟槽隔离物222A、222B、222C、222D、222E和222F。
接着，请参考图12，进行另一掺杂制造工艺，于主动区404A中的第二导电类型掺杂阱418上形成一第一导电类型重掺杂区428A。第一导电类型重掺杂区428A具有第一导电类型。举例来说，当第一导电类型为P型，且第一导电类型重掺杂区428A掺杂浓度可为约1019-1020/cm3时，上述第一导电类型重掺杂区428A可视为P型重掺杂区(P+doped region)428A。
接着，请参考图12，进行另一掺杂制造工艺，于主动区404B中的第二导电类型外延层414中形成一第二导电类型重掺杂区424B。上述第二导电类型重掺杂区424B具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且上述第二导电类型重掺杂区424B的掺杂浓度可为约1019-1020/cm3时，上述第二导电类型重掺杂区424B可视为N型重掺杂区(N+doped region)424B。在本发明一些实施例中，形成上述第一导电类型重掺杂区428A的掺杂制造工艺和形成上述第二导电类型重掺杂区424B的掺杂制造工艺的制造工艺顺序可以对调。经过上述制造工艺之后，形成本发明一些实施例的瞬间电压抑制二极管装置500b。
如图12所示，在本发明一些实施例中，瞬间电压抑制二极管装置500b的基板400电性接地(connected to ground)至接地端GND，并于图12中的基板400的底部利用接地符号表示。瞬间电压抑制二极管装置500b的主动区404A中的第一导电类型重掺杂区428A以及主动区404B中的第二导电类型重掺杂区424B一起电性耦接至一高电压节点(Vcc node)600或输入/输出节点(I/O node)602。
如图12所示，瞬间电压抑制二极管装置500b位于主动区404A中的第一导电类型掺杂阱408与其上的第二导电类型埋藏层412接触的交界处形成一个PN接面(PN junction)，且其作为齐纳二极管(Zener diode)，上述齐纳二极管标示为图12中第一导电类型掺杂阱408与第二导电类型埋藏层412的交会处的齐纳二极管符号Z2。上述齐纳二极管Z2由第二导电类型埋藏层412、第一导电类型掺杂阱408和第一导电类型埋藏层410构成。在本发明一些实施例中，上述第二导电类型埋藏层412的掺杂浓度设计大于第二导电类型掺杂阱418的掺杂浓度至少两个数量级。因此，第一导电类型掺杂阱408与第二导电类型埋藏层412形成的齐纳二极管可具有较稳定的击穿电压，例如为18-20伏特(V)。
如图12所示，瞬间电压抑制二极管装置500b位于主动区404A中的第一导电类型重掺杂区428A与第二导电类型掺杂阱418的交界处会形成一个PN接面，并利用图12中的第一导电类型重掺杂区428A与第二导电类型掺杂阱418的交界处的二极管符号D5表示。上述二极管D5由第一导电类型重掺杂区428A、第二导电类型掺杂阱418与第二导电类型埋藏层412构成。经由上述电性连接方式，上述齐纳二极管Z2的阴极(第二导电类型埋藏层412)电性耦接(对接)至上述二极管D5的阴极(第二导电类型掺杂阱418与第二导电类型埋藏层412)，上述齐纳二极管Z2的阳极(第一导电类型掺杂阱408和第一导电类型埋藏层410)通过基板200电性接地至接地端GND。并且，上述二极管D5的阳极(第一导电类型重掺杂区428A)电性耦接至高电压节点600或输入/输出节点602。
并且，如图12所示，主动区404B的第二导电类型外延层406和具第一导电类型的基板400的交界处会形成一个PN接面，并于图12中的主动区404B的第二导电类型外延层406和具第一导电类型的基板400的交界处利用二极管符号D6表示。上述二极管D6由第二导电类型重掺杂区424B、第二导电类型外延层406、414和具第一导电类型的基板400构成。经由上述电性连接方式，上述二极管D6的阳极(基板400)电性接地至接地端GND，上述二极管D6的阴极(第二导电类型重掺杂区424B、第二导电类型外延层406和414)耦接至高电压节点600或输入/输出节点602。图13为显示上述瞬间电压抑制二极管装置500b的等效电路示意图。
本发明实施例提供一瞬间电压抑制二极管装置，瞬间电压抑制二极管装置中的齐纳二极管(Zener diode)具有较稳定的逆向击穿电压，且具有低漏电和低电容的优点。因而可用于保护高频电路应用不受静电放电浪涌能量和瞬态电压(或电流)过载而损坏。另外，本发明实施例的瞬间电压抑制二极管装置可利用两道薄外延制造工艺和多道掺杂制造工艺形成，因而可达到进一步降低电容值的同时维持简单且低成本的制造工艺的目的。
虽然本发明已以实施例揭露于上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (15)

1.一种瞬间电压抑制二极管装置，其特征在于，所述瞬间电压抑制二极管装置包括：
一基板，所述基板具有一第一导电类型；
一第二导电类型第一外延层，设置于所述基板上，其中所述第二导电类型第一外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；
一第二导电类型第二外延层，设置于所述第二导电类型第一外延层和所述基板之间，其中所述第二导电类型第二外延层具有所述第二导电类型；以及
多个沟槽隔离物，自所述第二导电类型第一外延层的一顶面延伸穿过所述第二导电类型第二外延层的一底面至所述基板中，所述多个沟槽隔离物彼此相邻且将所述基板划分出一第一主动区；
其中所述第一主动区包括：
一第二导电类型掺杂阱，设置于所述第二导电类型第一外延层内，且具有所述第二导电类型；
一第一导电类型掺杂阱，设置于所述第二导电类型第二外延层内且具有所述第一导电类型；以及
一第一导电类型埋藏层，设置于所述第二导电类型第二外延层内；
其中所述第二导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管。
2.根据权利要求1所述的瞬间电压抑制二极管装置，其特征在于，所述第一主动区包括一第二导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱上且具有所述第二导电类型；
其中所述多个沟槽隔离物更将所述基板划分出一第二主动区以及一第三主动区，所述第二主动区和所述第三主动区相邻于所述第一主动区且分别包括：
一第二导电类型埋藏层，设置于所述第二导电类型第二外延层内且邻接所述第二导电类型第一外延层的所述底面；以及
一第一导电类型第二重掺杂区和一第二导电类型第二重掺杂区，分别设置于所述第二导电类型第一外延层中。
3.根据权利要求2所述的瞬间电压抑制二极管装置，其特征在于，所述第二主动区的所述第二导电类型第一外延层和所述第一导电类型第二重掺杂区和所述第二导电类型第二重掺杂区作为一第二二极管，其中所述第三主动区的所述第二导电类型第一外延层、所述第一导电类型第二重掺杂区和所述第二导电类型第二重掺杂区作为一第三二极管。
4.根据权利要求2所述的瞬间电压抑制二极管装置，其特征在于，所述多个沟槽隔离物更将所述基板划分出一第四主动区以及一第五主动区，其分别包括：
一第二导电类型第三重掺杂区，设置于所述第二导电类型第一外延层中；其中所述第四主动区的所述第二导电类型第二外延层和所述基板作为一第四二极管，其中所述第五主动区的所述第二导电类型第二外延层和所述基板作为一第五二极管。
5.一种瞬间电压抑制二极管装置，其特征在于，所述瞬间电压抑制二极管装置包括：
一基板，所述基板具有一第一导电类型；
一第二导电类型第一外延层，设置于所述基板上，其中所述第二导电类型第一外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；
一第二导电类型第二外延层，设置于所述第二导电类型第一外延层和所述基板之间，其中所述第二导电类型第二外延层具有所述第二导电类型；以及
多个沟槽隔离物，自所述第二导电类型第一外延层的一顶面延伸穿过所述第二导电类型第二外延层的一底面至所述基板中，所述多个沟槽隔离物彼此相邻且将所述基板划分出一第一主动区；
其中所述第一主动区包括：
一第二导电类型掺杂阱，设置于所述第二导电类型第一外延层内，且具有所述第二导电类型；
一第一导电类型掺杂阱，设置于所述第二导电类型第二外延层内且具有所述第一导电类型；
一第一导电类型埋藏层，设置于所述基板内；
一第二导电类型埋藏层，设置于所述第二导电类型第二外延层内，其中所述第一导电类型埋藏层和所述第二导电类型埋藏层分别位于所述第一导电类型掺杂阱的一底面和一顶面上；以及
一第一导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱上，其中所述第二导电类型埋藏层、所述第一导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管；
其中所述第一导电类型第一重掺杂区与所述第二导电类型掺杂阱作为一第一二极管。
6.一种瞬间电压抑制二极管装置，其特征在于，所述瞬间电压抑制二极管装置包括：
一基板，具有一第一导电类型；
一第二导电类型第一外延层和一第二导电类型第二外延层，设置于所述基板上，其中所述第二导电类型第二外延层的一顶面和一底面分别邻接所述第二导电类型第一外延层和所述基板，其中所述第二导电类型第一外延层和所述第二导电类型第二外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；以及
一齐纳二极管，形成于所述第二导电类型第一外延层和所述第二导电类型第二外延层中；
其中所述齐纳二极管包括：
一第一导电类型掺杂阱，设置于所述第二导电类型第二外延层内，其中所述第一导电类型掺杂阱具有所述第一导电类型；
一第二导电类型掺杂阱，设置于所述第二导电类型第一外延层内，其中所述第二导电类型掺杂阱具有所述第二导电类型；以及
一第一导电类型埋藏层，设置于所述第二导电类型第二外延层内，其中所述第一导电类型埋藏层具有所述第一导电类型；
所述齐纳二极管包括：
一第二导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱上；
其中所述第一导电类型埋藏层的一顶面和一底面分别邻接所述第二导电类型掺杂阱和所述第一导电类型掺杂阱；以及
其中所述第二导电类型第一重掺杂区电性耦接至位于所述第二导电类型第一外延层中的一第二导电类型第二重掺杂区。
7.根据权利要求6所述的瞬间电压抑制二极管装置，其特征在于，所述瞬间电压抑制二极管装置更包括：
至少一沟槽隔离物，自所述第二导电类型第一外延层的一顶面延伸穿过所述第二导电类型第二外延层的一底面至所述基板中，所述沟槽隔离物围绕所述齐纳二极管且将所述齐纳二极管与所述第二导电类型第二重掺杂区隔开。
8.一种瞬间电压抑制二极管装置，其特征在于，所述瞬间电压抑制二极管装置包括：
一基板，具有一第一导电类型；
一第二导电类型第一外延层和一第二导电类型第二外延层，设置于所述基板上，其中所述第二导电类型第二外延层的一顶面和一底面分别邻接所述第二导电类型第一外延层和所述基板，其中所述第二导电类型第一外延层和所述第二导电类型第二外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；
一第二导电类型掺杂阱，设置于所述第二导电类型第一外延层内，其中所述第二导电类型掺杂阱具有所述第二导电类型；以及
一齐纳二极管，形成于所述第二导电类型第二外延层和所述基板中，其中所述齐纳二极管包括：
一第一导电类型掺杂阱，设置于所述第二导电类型第二外延层内，其中所述第一导电类型掺杂阱具有所述第一导电类型；一第一导电类型埋藏层，设置于所述基板内，其中所述第一导电类型埋藏层具有所述第一导电类型；以及
一第二导电类型埋藏层，设置于所述第二导电类型第二外延层内，其中所述第二导电类型埋藏层位于所述第一导电类型掺杂阱的顶面上；以及
一第一导电类型第一重掺杂区，设置于所述第二导电类型掺杂阱中，其中所述第一导电类型第一重掺杂区电性耦接至位于所述第二导电类型第一外延层中的一第二导电类型第一重掺杂区；
其中，第一导电类型第一重掺杂区具有所述第一导电类型，第二导电类型第一重掺杂区具有所述第二导电类型。
9.根据权利要求8所述的瞬间电压抑制二极管装置，其特征在于，所述瞬间电压抑制二极管装置更包括：
至少一沟槽隔离物，自所述第二导电类型第一外延层的一顶面延伸穿过所述第二导电类型第二外延层的一底面至所述基板中，所述沟槽隔离物围绕所述齐纳二极管且将所述齐纳二极管与所述第二导电类型第一重掺杂区隔开。
10.一种瞬间电压抑制二极管装置的制造方法，其特征在于，所述制造方法包括下列步骤：
提供一基板，所述基板掺杂有一第一导电类型，且所述基板包括多个沟槽隔离物定义区，将所述基板划分为一第一主动区、一第二主动区、一第三主动区、一第四主动区和一第五主动区；
进行一第一外延成长制造工艺，于所述基板上外延成长一第二导电类型外延层，其中所述第二导电类型外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；
进行一第一掺杂制造工艺，于所述第一主动区中的所述第二导电类型外延层中形成一第一导电类型掺杂阱，其中所述第一导电类型掺杂阱具有所述第一导电类型；
进行一第二掺杂制造工艺，于所述第一主动区中且于所述第一导电类型掺杂阱上形成一第一导电类型埋藏层，其中所述第一导电类型埋藏层具有所述第一导电类型；
进行一第二外延成长制造工艺，于所述第二导电类型外延层上外延成长另一第二导电类型外延层，其中所述另一第二导电类型外延层具有所述第二导电类型；
进行一第三掺杂制造工艺，于所述第一主动区中的所述另一第二导电类型外延层中形成一第二导电类型掺杂阱，其中所述第二导电类型掺杂阱具有所述第二导电类型；以及
分别于所述多个沟槽隔离物定义区中形成多个沟槽隔离物，所述多个沟槽隔离物自所述另一第二导电类型外延层的一顶面延伸穿过所述第二导电类型外延层的一底面至所述基板中；
其中，所述第二导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管。
11.根据权利要求10所述的制造方法，其特征在于，所述制造方法更包括：
形成所述多个沟槽隔离物之后进行一第四掺杂制造工艺，于第一主动区中的所述第二导电类型掺杂阱上掺杂形成一第二导电类型第一重掺杂区，其中所述第二导电类型第一重掺杂区具有所述第二导电类型。
12.根据权利要求11所述的制造方法，其特征在于，所述制造方法更包括：
进行所述第二外延成长制造工艺之前进行一第五掺杂制造工艺，于所述第二主动区和所述第三主动区中的所述第二导电类型外延层中形成一第二导电类型埋藏层，其中所述第二导电类型埋藏层具有所述第二导电类型，其中所述第二掺杂制造工艺于所述第二导电类型外延层中形成所述第一导电类型埋藏层。
13.根据权利要求12所述的制造方法，其特征在于，所述制造方法更包括：
形成所述多个沟槽隔离物之后进行一第六掺杂制造工艺，分别于所述第二主动区和所述第三主动区中的所述另一第二导电类型外延层中掺杂形成一第一导电类型第一重掺杂区，其中所述第一导电类型第一重掺杂区具有所述第一导电类型。
14.一种瞬间电压抑制二极管装置的制造方法，其特征在于，所述制造方法包括下列步骤：
提供一基板，所述基板掺杂有一第一导电类型，且所述基板包括多个沟槽隔离物定义区，将所述基板划分为一第一主动区和一第二主动区；
进行一第一掺杂制造工艺，于所述第一主动区中且于所述基板中形成一第一导电类型埋藏层，其中所述第一导电类型埋藏层具有所述第一导电类型；
进行一第一外延成长制造工艺，于所述基板上外延成长一第二导电类型外延层，其中所述第二导电类型外延层具有一第二导电类型，且所述第二导电类型不同于所述第一导电类型；
进行一第二掺杂制造工艺，于所述第一主动区中的所述第二导电类型外延层中形成一第一导电类型掺杂阱，其中所述第一导电类型掺杂阱具有所述第一导电类型；
进行一第二外延成长制造工艺，于所述第二导电类型外延层上外延成长另一第二导电类型外延层，其中所述另一第二导电类型外延层具有所述第二导电类型；
进行一第三掺杂制造工艺，于所述第一主动区中的所述另一第二导电类型外延层中形成一第二导电类型掺杂阱，其中所述第二导电类型掺杂阱具有所述第二导电类型；以及
分别于所述多个沟槽隔离物定义区中形成多个沟槽隔离物，所述多个沟槽隔离物自所述另一第二导电类型外延层的一顶面延伸穿过所述第二导电类型外延层的一底面至所述基板中；
进行所述第二外延成长制造工艺之前进行一第七掺杂制造工艺，于所述第一主动区中的所述第二导电类型外延层中形成一第二导电类型埋藏层，其中所述第二导电类型埋藏层具有所述第二导电类型，其中所述第一导电类型埋藏层和所述第二导电类型埋藏层分别位于所述第一导电类型掺杂阱的一底面和一顶面上，且其中所述第一掺杂制造工艺于所述基板中形成所述第一导电类型埋藏层；以及
形成所述多个沟槽隔离物之后进行一第八掺杂制造工艺，于所述第二导电类型掺杂阱中形成一第一导电类型第一重掺杂区，其中所述第一导电类型第一重掺杂区具有所述第一导电类型；
其中，所述第二导电类型埋藏层、所述第一导电类型掺杂阱与所述第一导电类型埋藏层作为一齐纳二极管。
15.根据权利要求14所述的瞬间电压抑制二极管装置的制造方法，其特征在于，所述第一掺杂制造工艺于进行所述第一外延成长制造工艺之前进行，且其中所述第七掺杂制造工艺于进行所述第二掺杂制造工艺之后进行。
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