CN108228262A - 一种TigerSharc DSP快速加载方法 - Google Patents

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Abstract

本发明属于嵌入式计算机领域，涉及一种TigerSharc DSP快速加载方法。本方法使用FPGA作为传输中介，利用TigerSharc DSP的LINK接口高速数据传输优势，由FPGA通过DSP局部总线读取FLASH中存储的程序数据，在FPGA内部经过FIFO进行数据缓存，同时按照LINK接口传输协议向DSP的LINK接口传送数据，从而实现DSP程序加载。其有益效果是充分利用了FPGA灵活的接口特性及并行化硬件化的处理特点，构建基于LINK接口的加载环境，可在不改变***硬件条件的基础上，提高DSP的加载速度，缩短启动时间。

Description

一种TigerSharc DSP快速加载方法
技术领域：
本发明属于嵌入式计算机领域，涉及一种TigerSharc DSP快速加载方法。
背景技术：
图像跟踪处理***通常要求***具有较短的程序加载启动时间，以保证上电后能够快速跟踪目标。TigerSharc DSP由于较高的运行速度及高速率的l ink通信接口，被广泛应用于图像处理等高速数字信号处理领域。
TigerSharc DSP程序加载启动支持主引导和从引导两种引导模式，在大多数应用中通常采用主引导模式，在该模式下，TigerSharc作为主动方，使用DSP局部总线的地址、数据、读写等信号从EPROM或FLASH中加载代码，这种引导方式受到总线访问时序的限制，程序加载启动速度慢，不能满足图像跟踪处理***的使用要求。在从模式下，TigerSharc作为被动方，不向外部输出控制信号,仅启动若干DMA并执行第一个DMA所接收到的加载核，加载速度快。从加载方式通常用于多处理器***中，由主处理器或外部主机通过LINK接口进行程序加载，加载速度较快，但需要外部主机具有LINK接口。
FPGA由于具有灵活的接口特性、可配置的访问速度等多种优势，目前已被广泛应用于图像处理***中。利用FPGA构建基于LINK接口的加载环境，可在不改***件条件的基础上，提高加载速度，缩短启动时间。
发明内容：
本发明的目的是：
本发明是为了解决图像跟踪处理***中DSP程序的快速加载问题。
本发明的技术方案是：
本文采用FPGA作为传输中介，利用TigerSharc DSP的LINK接口的高速数据传输优势，设计了一种TigerSharc DSP快速加载方法，由FPGA通过DSP局部总线读取FLASH中存储的程序数据，在FPGA内部经过FIFO进行数据缓存，同时按照LINK接口传输协议向DSP的LINK接口传送数据，从而实现DSP程序加载，具体步骤如下：
a)DSP加载及总线权控制：在FPGA中将TigerSharc DSP的BMS管脚状态置为‘1’,配置DSP为从加载模式。在FPGA中通过对DSP的HBR管脚状态进行控制，实现总线权限的获取和释放。DSP加载完成前将HBR管脚状态置为‘0’，DSP释放局部总线权控制权给外部设备；当FPGA读取FLASH数据完成后，将DSP的HBR管脚状态置为‘1’，将DSP局部总线使用权归还DSP；
b)FLASH读控制：在FPGA中对FLASH的复位信号、片选使能信号、输出使能、写使能信号进行控制。FLASH的复位信号在DSP复位期间置为有效态，DSP复位结束后置为无效；FLASH的片选使能信号和输出使能信号在DSP复位结束后CE和OE置为有效态，当FLASH数据读取完成后置为无效态；FLASH写信号置无效态；
c)FIFO写控制：在FPGA内部开辟深度为16，宽度为8的FIFO缓冲区对读入的FLASH数据进行缓冲，FIFO读写时钟采用2倍的LINK接口时钟；FIFO写控制分为4个状态，复位时为状态S0；复位结束后进入S1状态，在S1状态将FIFO写信号置为有效态，判断FIFO是否已满及FLASH数据是否已读完，当FIFO未满且FLASH数据未读完继续留在S1状态，当FIFO已满跳转至S2状态，当FLASH数据已读完跳转至S3状态；在S2状态将FIFO写信号置为无效态，判断FIFO满状态及FLASH数据状态，当FIFO未满且FLASH数据未读完时跳转至S1状态，否则留在S2状态；在S3状态将FIFO写信号置为无效态，并最终停在S3状态，状态机结束；
d)FIFO读控制：FIFO读控制分为2个状态，复位或FIFO空或LINK口不允许发送时处于S4状态，在S4状态将FIFO读信号置为无效态，当复位结束且FIFO不空且LINK口允许发送时跳转至S5状态；在S5状态将FIFO读信号置为有效态，若FIFO空或LINK口不允许发送，则跳转至S4状态，否则继续留在S5状态；
e)LINK接口发送控制：在FPGA中按照LINK接口发送时序产生LxCLKIN、LxCLKOUT、LxDAT、LxDIR信号。LxCLKOUT信号为LINK发送数据的参考时钟；LxCLKIN信号为DSP端LINK接收端口的应答信号，高表示可以接收数据，低表示不能接收数据，FPGA中通过对该信号的监测判断DSP端LINK接口是否允许发送数据；LxDAT信号为待发送的数据，共8位数据线，从FIFO缓冲区读出；LxDIR信号代表信号传输方向，FPGA中置为‘1’,表示FPGA为发送方；
f)步骤a),b),c),d),e)均在FPGA中实现，各步并行执行。
本发明具有的优点是：
使用搭建硬件逻辑电路的方式将程序数据发送到TigerSharc DSP的高速LINK接口，充分利用了FPGA并行化硬件化的处理特点，大大缩短了图像跟踪处理***的加载时间，为快速跟踪进而打击目标提供了保障。
附图说明：
图1为TigerSharc DSP程序快速加载电路原理图；
图2为FIFO写控制状态图；
图3为FIFO读控制状态图。
具体实施方式:
本发明所述的一种TigerSharc DSP快速加载方法已经在某图像跟踪处理***中成功实施，其中DSP使用ADSP公司TigerSharc系列ADSP-TS101芯片，FPGA使用Xi l inx公司的XC2V3000芯片，FlASH使用深圳国微公司的SM29LV160芯片，存储1.96Mbytes的程序数据，程序中将LINK接口时钟频率配置为LINK接口默认频率(250/8)MHz。
由FPGA通过DSP局部总线读取FLASH中存储的程序数据，在FPGA内部经过FIFO进行数据缓存，同时按照LINK接口传输协议向DSP的LINK接口传送数据，最终实现DSP程序的加载，具体步骤如下：
a)在FPGA中将TigerSharc DSP的BMS管脚状态置为‘1’,配置DSP为从加载模式。DSP加载完成前将HBR管脚状态置为‘0’，DSP释放局部总线权控制权给外部设备；当FPGA读取FLASH数据完成后，将DSP的HBR管脚状态置为‘1’，将DSP局部总线使用权归还DSP；
b)在FPGA中对FLASH的复位信号、片选使能信号、输出使能、写使能信号进行控制。FLASH的复位信号在DSP复位期间置为有效态，DSP复位结束后置为无效；FLASH的片选使能信号和输出使能信号在DSP复位结束后CE和OE置为有效态，当FLASH数据读取完成后置为无效态；FLASH写信号置无效态；FLASH读时钟为程序数据2倍的LINK接口时钟，即(250/4)MHz；
c)在FPGA内部开辟深度为16，宽度为8的FIFO缓冲区对读入的FLASH数据进行缓冲，FIFO读写时钟采用2倍的LINK接口时钟，即(250/4)MHz；
d)FIFO写控制分为4个状态，复位时为状态S0；复位结束后进入S1状态，在S1状态将FIFO写信号置为有效态，判断FIFO是否已满及FLASH数据是否已读完，当FIFO未满且FLASH数据未读完继续留在S1状态，当FIFO已满跳转至S2状态，当FLASH数据已读完跳转至S3状态；在S2状态将FIFO写信号置为无效态，判断FIFO满状态及FLASH数据状态，当FIFO未满且FLASH数据未读完时跳转至S1状态，否则留在S2状态；在S3状态将FIFO写信号置为无效态，并最终停在S3状态，状态机结束；
e)FIFO读控制分为2个状态，复位或FIFO空或LINK口不允许发送时处于S4状态，在S4状态将FIFO读信号置为无效态，当复位结束且FIFO不空且LINK口允许发送时跳转至S5状态；在S5状态将FIFO读信号置为有效态，若FIFO空或LINK口不允许发送，则跳转至S4状态，否则继续留在S5状态；
f)根据ADSP-TS101手册中的LINK接口发送时序，在FPGA中产生LxCLKIN、LxCLKOUT、LxDAT、LxDIR信号。LxCLKOUT信号为LINK发送数据的参考时钟，即FLASH程序中配置的LINK接口时钟频率(250/8)MHz；LxCLKIN信号为DSP端LINK接收端口的应答信号，高表示可以接收数据，低表示不能接收数据，FPGA中通过对该信号的监测判断DSP端LINK接口是否允许发送数据；LxDAT信号为待发送的数据，共8位数据线，从FIFO缓冲区读出；LxDIR信号代表信号传输方向，FPGA中置为‘1’,表示FPGA为发送方；
以上步骤在FPGA中并行执行，加载1.96Mbytes大小的程序数据共耗时为86ms。使用时可在程序中提高LINK接口的时钟频率，进一步缩短程序加载时间。

Claims (1)

1.一种TigerSharc DSP快速加载方法，其特征是，由FPGA通过DSP局部总线读取FLASH中存储的程序数据，在FPGA内部经过FIFO进行数据缓存，同时按照LINK接口传输协议向DSP的LINK接口传送数据，从而实现DSP程序加载，具体步骤如下：
a)DSP加载及总线权控制：在FPGA中将TigerSharc DSP的BMS管脚状态置为‘1’,配置DSP为从加载模式；在FPGA中通过对DSP的HBR管脚状态进行控制，实现总线权限的获取和释放；DSP加载完成前将HBR管脚状态置为‘0’，DSP释放局部总线权控制权给外部设备；当FPGA读取FLASH数据完成后，将DSP的HBR管脚状态置为‘1’，将DSP局部总线使用权归还DSP；
b)FLASH读控制：在FPGA中对FLASH的复位信号、片选使能信号、输出使能、写使能信号进行控制；FLASH的复位信号在DSP复位期间置为有效态，DSP复位结束后置为无效；FLASH的片选使能信号和输出使能信号在DSP复位结束后CE和OE置为有效态，当FLASH数据读取完成后置为无效态；FLASH写信号置无效态；
c)FIFO写控制：在FPGA内部开辟深度为16，宽度为8的FIFO缓冲区对读入的FLASH数据进行缓冲，FIFO读写时钟采用2倍的LINK接口时钟；FIFO写控制分为4个状态，复位时为状态S0；复位结束后进入S1状态，在S1状态将FIFO写信号置为有效态，判断FIFO是否已满及FLASH数据是否已读完，当FIFO未满且FLASH数据未读完继续留在S1状态，当FIFO已满跳转至S2状态，当FLASH数据已读完跳转至S3状态；在S2状态将FIFO写信号置为无效态，判断FIFO满状态及FLASH数据状态，当FIFO未满且FLASH数据未读完时跳转至S1状态，否则留在S2状态；在S3状态将FIFO写信号置为无效态，并最终停在S3状态，状态机结束；
d)FIFO读控制：FIFO读控制分为2个状态，复位或FIFO空或LINK口不允许发送时处于S4状态，在S4状态将FIFO读信号置为无效态，当复位结束且FIFO不空且LINK口允许发送时跳转至S5状态；在S5状态将FIFO读信号置为有效态，若FIFO空或LINK口不允许发送，则跳转至S4状态，否则继续留在S5状态；
e)LINK接口发送控制：在FPGA中按照LINK接口发送时序产生LxCLKIN、LxCLKOUT、LxDAT、LxDIR信号；LxCLKOUT信号为LINK发送数据的参考时钟；LxCLKIN信号为DSP端LINK接收端口的应答信号，高表示可以接收数据，低表示不能接收数据，FPGA中通过对该信号的监测判断DSP端LINK接口是否允许发送数据；LxDAT信号为待发送的数据，共8位数据线，从FIFO缓冲区读出；LxDIR信号代表信号传输方向，FPGA中置为‘1’,表示FPGA为发送方；
f)步骤a),b),c),d),e)均在FPGA中实现，各步并行执行。
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