CN201936294U

CN201936294U - 一种高速图像采集的缓存

Info

Publication number: CN201936294U
Application number: CN2010206585054U
Authority: CN
Inventors: 郑乔俊
Original assignee: SHENZHEN SHIXIN DIGITAL Co Ltd
Current assignee: SHENZHEN SHIXIN DIGITAL Co Ltd
Priority date: 2010-12-14
Filing date: 2010-12-14
Publication date: 2011-08-17
Anticipated expiration: 2020-12-14

Abstract

本实用新型提供了一种高速图像采集***的缓存***，包括FPGA的缓存模块，还包括与所述FPGA的缓存模块相连接的SDRAM。所述FPGA的缓存模块包括输入FIFO、控制器、以及输出FIFO；而所述控制器包括数据控制器和SDRAM控制器；数据控制器起到控制输入FIFO、输出FIFO和SDRAM之间的数据读写的作用，SDRAM控制器的主要功能是控制状态机的转换，并将控制命令、读写地址（包括片选、行选、列选）、数据掩码等传给SDRAM。在一定的时序状态下，输入FIFO、输出FIFO和SDRAM之间的数据读写可以连续的进行。相对于现有技术，本实用新型中的高速图像采集***的缓存***，采用具有开发过程投资小、开发周期短、以及可方便地反复编程修改等优点的FPGA来设计SDRAM的控制器，很好的降低了成本，另外通过对FPGA内部逻辑的合理编辑应用完成了高速图像采集***的缓存***中的SDRAM所需的极其复杂的时序和组合逻辑的设计。

Description

一种高速图像采集***的缓存***

技术领域

本实用新型涉及电子电路领域，尤其涉及一种高速图像采集***的缓存***。

背景技术

由于SDRAM具有大容量和高速度的优点，目前许多嵌入式设备的大容量存储器都采用SDRAM来实现，而且这些用SDRAM设计的存储器大多都是用专用芯片完成其控制电路，这不但提高了成本，而且令***的硬件电路变得复杂。

实用新型内容

为解决现有技术中大容量存储器的成本偏高、***硬件电路复杂的问题，本实用新型利用具有集成度高、可完成极其复杂的时序和组合逻辑电路功能、开发过程投资小、开发周期短、以及可方便地反复编程修改等优点的FPGA来设计SDRAM的控制器，提供了一种高速图像采集***的缓存***。

本实用新型所提供的一种高速图像采集***的缓存***，包括FPGA的缓存模块，还包括与所述FPGA的缓存模块相连接的SDRAM。

本实用新型做的进一步工作是：所述FPGA的缓存模块包括输入FIFO、控制器、和输出FIFO；所述输入FIFO与所述控制器之间用din数据线相连接；所述控制器与所述SDRAM之间用cs控制和状态连接线以及dq双向数据线相连接；所述输出FIFO与所述控制器之间用dout数据线相连接。

本实用新型做的进一步工作是：所述控制器包括数据控制器和SDRAM控制器；所述数据控制器与所述输入FIFO之间用所述din数据线相连接；所述数据控制器与所述输出FIFO之间用所述dout数据线相连接；所述数据控制器与所述SDRAM控制器之间用cc控制和状态连接线相连接；所述数据控制器与所述SDRAM之间用所述dq双向数据线相连接；所述SDRAM控制器与所述SDRAM之间用所述cs控制和状态连接线相连接。

本实用新型做的进一步工作是：所述cc控制和状态连接线包括clk时钟线、cmd命令控制线、ready状态线、addr地址线、以及dm数据掩码线；所述cs控制和状态连接线包括sclk时钟线、scmd命令控制线、saddr地址线、以及dqm数据掩码线。

本实用新型做的进一步工作是：所述输入FIFO上设置有fin_wr信号端，还设置有fin_rd信号端；所述输出FIFO上设置有fout_wr信号端，还设置有fout_rd信号端。

本实用新型做的进一步工作是：所述cc控制和状态连接线还包括wr_en写使能信号线和rd_en读使能信号线。

相对于现有技术，本实用新型中的高速图像采集***的缓存***，采用具有开发过程投资小、开发周期短、以及可方便地反复编程修改等优点的FPGA来设计SDRAM的控制器，很好的降低了成本，另外通过对FPGA内部逻辑的合理编辑应用完成了高速图像采集***的缓存***中的SDRAM所需的极其复杂的时序和组合逻辑的设计。

附图说明

图1是本实用新型高速图像采集***的缓存***的结构组成以及工作逻辑图。

图2是读取SDRAM的数据的时序示意图。

图3是读取SDRAM的数据时SDRAM控制器的控制命令时序示意图。

图4是写入SDRAM的数据的时序示意图。

图5是写入SDRAM的数据时SDRAM控制器的控制命令时序示意图。

具体实施方式

下面结合附图说明及具体实施方式对本实用新型进一步说明。

如图1所示，本实用新型中的高速图像采集***的缓存***包括FPGA的缓存模块1，还包括与FPGA的缓存模块1相连接的SDRAM 2。

FPGA的缓存模块1包括输入FIFO 11、控制器12、和输出FIFO 13；输入FIFO 11与控制器12之间用din数据线相连接，该din数据线能使数据（用din表示该数据）从输入FIFO 11单向传输到控制器12；控制器12与SDRAM 2之间用cs控制和状态连接线以及dq双向数据线相连接，该cs控制和状态连接线能使***对SDRAM 2设置的控制信息或状态信息（包括时钟信号、命令控制信号、读写地址信号、状态参数信号等）从控制器12单向传输到SDRAM 2，而dq双向数据线能使控制器12和SDRAM 2之间的数据（用dq表示该数据）双向传输；输出FIFO 13与控制器12之间用dout数据线相连接，该dout数据线能使数据（用dout表示该数据）从控制器12单向传输到输出FIFO 13。

控制器12包括数据控制器121和SDRAM控制器122；数据控制器121与输入FIFO 11之间用din数据线相连接；数据控制器121与输出FIFO 13之间用dout数据线相连接；数据控制器121与SDRAM控制器122之间用cc控制和状态连接线相连接；数据控制器121与SDRAM 2之间用dq双向数据线相连接；SDRAM控制器122与SDRAM 2之间用cs控制和状态连接线相连接；***对SDRAM 2设置的控制信息或状态信息（包括时钟信号、命令控制信号、读写地址信号、状态参数信号等）需先通过该cc控制和状态连接线从数据控制器121传输到SDRAM控制器122，然后通过cs控制和状态连接线从SDRAM控制器122传输到SDRAM 2；而数据不需要经过SDRAM控制器122、可以直接在数据控制器121和SDRAM 2之间直接传输。

cc控制和状态连接线包括clk时钟线、cmd命令控制线、ready状态线、addr地址线、以及dm数据掩码线，它们分别传输***的时钟信号（用clk表示该信号）、***的译码指令信号（用cmd表示该信号）、SDRAM 2的状态信号（用ready表示该信号）、读或写地址信号(用addr表示该信号)、以及数据掩码信号（用dm表示该信号）；而cs控制和状态连接线包括sclk时钟线、scmd命令控制线、saddr地址线、以及dqm数据掩码线，它们分别传输***的时钟信号（用sclk表示该信号）、命令控制信号（用scmd表示该信号、读或写地址信号（用saddr表示该信号）、以及数据掩码信号（用dqm表示该信号）。

输入FIFO 11上设置有fin_wr信号端，还设置有fin_rd信号端，当从fin_wr信号端读出的写使能信号有效（即fin_wr=‘1’），则数据从高速图像采集***中的图像传感器写入输入FIFO 11，当从fin_rd信号端读出的读使能信号有效（即fin_rd=‘1’），则开始从输入FIFO 11读出数据并通过数据控制器121把数据写入SDRAM 2；输出FIFO 13上设置有fout_wr信号端，还设置有fout_rd信号端，当从fout_wr信号端读出的写使能信号有效（即fout_wr=‘1’），SDRAM中的数据被读出、并经数据控制器121写入输出FIFO 13，当从fout_rd信号端读出的读使能信号有效（即fout_rd=‘1’），输出FIFO 13的数据被读出并经高速图像采集***中的USB接口传输到高速图像采集***中的USB控制器。

cc控制和状态连接线还包括wr_en写使能信号线和rd_en读使能信号线；如果写使能信号有效（wr_en=‘1’），执行写操作，数据从输入FIFO 11读出，并经数据控制器121写入SDRAM 2中；如果读使能信号有效（rd_en=‘1’），执行读操作，数据从SDRAM 2中读出，并经数据控制器121写入输出FIFO 13。

为了提高SDRAM 2的读写效率，SDRAM 2工作在FULL-PAGE模式下，以行为单位完成每次读写操作，即一个读写指令可以完成512×16bit的数据传输；由于SDRAM 2的读写操作是分时进行的，对于一定频率ν的输入输出数据速率来说，SDRAM 2的读写操作时钟大于2ν就能顺利完成读写操作。

下面介绍本实用新型的图像采集***的缓存***的工作逻辑。

数据控制器121是本设计的一个核心，它起到了控制输入FIFO 11、输出FIFO 13和SDRAM 2之间的数据读写的作用，可工作在文件仿真模式和实时仿真模式两种模式下。

当数据控制器121工作在文件仿真模式时，***复位后，进入“startup”状态，等待SDRAM 2初始化，初始化后SDRAM 2的ready信号有效并传给SDRAM控制器122，若SDRAM控制器122的ready信号有效，则进入读SDRAM 2的状态，从SDRAM控制器122中把相应的地址、命令、以及状态信息送到SDRAM 2，并设置输出FIFO 13的写控制信号fout_wr有效，此时置输入FIFO 11的写使能信号fin_wr有效；然后进入读等待状态，当SDRAM 2的ready信号再次有效时表明已完成512×16bit的读操作，设置输出FIFO 13的读控制信号fout_rd有效，从输出FIFO 13中读出数据到USB接口；由于输入FIFO 11和输出FIFO 13的数据速率相同，而且此时输入FIFO的数据应大于512个，因此可以进行SDRAM 2写操作。

当数据控制器工作在实时仿真模式时，***复位后，进入“startup”状态，当输入FIFO 11的数据满512个16bit时，进入“init_write_sdram”状态，写一次SDRAM 2，然后继续等待输入FIFO 11满512个16bit，再进入“init_write_sdram”状态继续向SDRAM 2写数据，当发现SDRAM 2中的数据写满时转入读“init_read_sdram”状态读SDRAM 2并置输出FIFO 13写有效（fout_wr=‘1'），完成读操作后置输出FIFO 13读控制有效（fout_rd=‘1’）并进入下一个读SDRAM 2状态（“read_sdram”状态），当完成“read_sdram”状态后，进入“idle”状态，若发现输入FIFO 11满512个16bit时置输入FIFO 11读控制有效（fin_rd=‘1’），写一次SDRAM 2，一旦发现输出FIFO 13数据不满512个时则置输入FIFO 11写控制有效（fin_wr=‘1’），并读一次SDRAM 2，这样保证了数据的连续性。

输入FIFO 11通过检测读（fin_rd）写（fin_wr）使能信号来决定它的操作，当写使能信号有效（fin_wr=‘1’）时，往输入FIFO中写入数据；当读使能信号有效（fin_rd=‘1’）时，此时FIFO中写入的数据大于512个，开始从输入FIFO 11中读取数据写入SDRAM 2。

同输入FIFO 11一样，输出FIFO 13也通过检测读（fout_rd）写(fout_wr)使能信号来决定它的操作，当写使能信号有效（fout_wr=‘1’）时，SDRAM 2中的数据开始写入输出FIFO 13中；当读使能信号有效（fout_rd=‘1’）时，表示输出FIFO 13中已写满512×16bit的数据，此时开始将数据传出。

SDRAM控制器122是本设计的另一个核心，它与数据控制器121构成了设计的主体。它的主要功能是控制状态机的转换，并将控制命令、读写地址（包括片选、行选、列选）、数据掩码等传给SDRAM 2。***复位时，状态机进入“startup”状态，设置相应初始值，将“startup”命令传给SDRAM 2；然后再“delay”状态中完成上电延迟的要求；在必要的precharge和refresh命令后，再在“loadreg”状态中设置SDRAM 2的工作模式和各种参数；然后SDRAM 2进入等待状态，在等待状态SDRAM 2置ready信号有效并传给数据控制器121，表明此时可以接收读、写控制命令，若检测到数据控制器121送来的读写控制信号，则转入相应的操作。

读、写SDRAM 2均要满足一定的时序要求。当数据控制器121送出的是有效的读使能信号（rd_en=‘1’），执行读SDRAM 2的操作，读时序如图2，而SDRAM控制器 122的控制命令时序如图3；当数据控制器121送出的是有效的写使能信号（wr_en=‘1’），执行写SDRAM 2的操作，写时序如图4，而SDRAM控制器 122的控制命令时序如图5。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims

1.一种高速图像采集***的缓存***，其特征在于：包括FPGA的缓存模块，还包括与所述FPGA的缓存模块相连接的SDRAM。

2.根据权利要求1所述的高速图像采集***中的数据缓存***，其特征在于：所述FPGA的缓存模块包括输入FIFO、控制器、以及输出FIFO；所述输入FIFO与所述控制器之间用din数据线相连接；所述控制器与所述SDRAM之间用cs控制和状态连接线以及dq双向数据线相连接；所述输出FIFO与所述控制器之间用dout数据线相连接。

3.根据权利要求2所述的高速图像采集***中的数据缓存***，其特征在于：所述控制器包括数据控制器和SDRAM控制器；所述数据控制器与所述输入FIFO之间用所述din数据线相连接；所述数据控制器与所述输出FIFO之间用所述dout数据线相连接；所述数据控制器与所述SDRAM控制器之间用cc控制和状态连接线相连接；所述数据控制器与所述SDRAM之间用所述dq双向数据线相连接；所述SDRAM控制器与所述SDRAM之间用所述cs控制和状态连接线相连接。

4.根据权利要求3所述的高速图像采集***中的数据缓存***，其特征在于：所述cc控制和状态连接线包括clk时钟线、cmd命令控制线、ready状态线、addr地址线、以及dm数据掩码线；所述cs控制和状态连接线包括sclk时钟线、scmd命令控制线、saddr地址线、以及dqm数据掩码线。

5.根据权利要求2所述的高速图像采集***中的数据缓存***，其特征在于：所述输入FIFO上设置有fin_wr信号端，还设置有fin_rd信号端；所述输出FIFO上设置有fout_wr信号端，还设置有fout_rd信号端。

6.根据权利要求2所述的高速图像采集***中的数据缓存***，其特征在于：所述cc控制和状态连接线还包括wr_en写使能信号线和rd_en读使能信号线。