CN108181889B - 一种多路信号同步输出实现方法及装置 - Google Patents

Abstract

本发明公开了一种多路信号同步输出实现方法及装置，包括多路信号输出接口，该方法包括：通过CPU接收网络下发的信号输出时刻和用于描述输出信号的输出公式；CPU根据输出公式和信号输出时间对FPGA进行配置，包括配置所述信号输出接口的各路通道输出信号的公式参数、信号输出开始时刻；FPGA跟随外部标准B码时钟信号，控制信号输出开始时刻、结束时刻、以及信号触发时刻；FPGA针对信号输出接口的每个输出点，根据输出公式进行输出信号幅值计算。本发明克服了装置位置分布不同导致信号输出不同步的技术问题，减少了通信延时，保证了实时性，可应用于稳控测试装置。

Description

一种多路信号同步输出实现方法及装置

技术领域

本发明涉及一种多路信号同步输出实现方法及装置，属于继电保护测试技术领域。

背景技术

随着电力***的发展，电网日益庞大，电网安全稳定控制***(以下简称稳控***)越发重要。稳控***功能的实现往往需要多台电网安全稳定控制装置(稳控装置)互相配合，这就造成了稳控***功能测试和传统的继电保护不同。稳控功能测试需要对多台稳控装置同步施加测试量。

为此，大部分厂家都开发了针对场内稳控装置的测试***，以同时给多台稳控装置施加测试量，完成稳控功能的测试。但由于在厂内调试时，稳控装置集中摆放，稳控功能在上述测试***的帮助下可正常验证。但在工程现场对稳控装置进行功能测试时，对于多机配合功能的验证，由于稳控装置分布于不同的地理位置，各稳控装置时序无法正常配合，导致现有技术中的稳控测试***无法实现同步给多台稳控装置施加测试量。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种多路信号同步输出实现方法及装置，解决现有技术中面对分布于不同地理位置的装置无法同步输出多路信号的技术问题。

为解决上述技术问题，本发明所采用的技术方案是：一种多路信号同步输出实现方法，包括多路信号输出接口，该方法包括如下步骤：

通过CPU接收网络下发的信号输出时刻和用于描述输出信号的输出公式；

CPU根据输出公式和信号输出时间对FPGA进行配置，包括配置所述信号输出接口的各路通道输出信号的公式参数、信号输出开始时刻；

FPGA跟随外部标准B码时钟信号，控制信号输出开始时刻、结束时刻、以及信号触发时刻；

FPGA针对信号输出接口的每个输出点，根据输出公式进行输出信号幅值计算。

FPGA通过SPI和IO管脚直连方式与信号输出接口的片选引脚及片锁存引脚连接；

FPGA通过公用IO管脚依次将FPGA计算出的信号幅值锁存至信号输出接口寄存器内，通过片选引脚同时触发所有信号输出接口开始输出信号。

CPU和FPGA采用高速并行总线连接，CPU和运行于PC机的测试软件进行网络通信，测试软件指定状态序列、每个状态序列输出的公式参数、每个状态序列输出的时间、实验开始的时间，CPU获取测试软件传送的信息转送至FPGA。

FPGA***扩展对时接口，接收光B码或电B码时钟信号，用于维护内部同步时间。

FPGA根据外部的B码时钟信号产生内部1PPS信号，FPGA依据次秒以下时间和触发频率确定信号触发时刻。

FPGA触发信号输出的频率为整数。

FPGA输出的信号包含整秒时刻的数据，每秒动态调整同步精度。

FPGA每次触发信号输出接口输出时刻需超前理论时间一个信号输出接口的转换时间。

所述输出信号的幅值计算公式如下：

r＝Amp*Cos(2πf(T2-T1)+θ)

其中：f表示配置输出的余弦波的基波频率；Amp表示幅值；θ表示相角；T1表示状态输出时刻，单位为s；T2表示当前时刻，单位为s，T2＝T1+(N/Fs)；Fs表示信号输出接口的信号输出频率；N为正整数。

本发明还提供了一种多路信号同步输出实现装置，所述装置包括：

CPU，用于接收网络下发的信号输出时刻和用于描述输出信号的输出公式；

GPS北斗授时模块，用于提供标准B码时钟信号；

FPGA，跟随外部标准B码时钟信号，用于控制信号输出开始时刻、信号结束时刻、信号触发时刻，以及计算输出信号幅值；

多个信号输出接口，用于同步转换输出多路信号；

所述CPU根据输出公式和信号输出时间对FPGA进行配置，包括配置所述信号输出接口的各路通道输出信号的公式参数、信号输出开始时刻。

与现有技术相比，本发明所达到的有益效果如下：CPU与信号接收装置一一对应设置，通过CPU与运行于上位机的测试软件进行网络通信，接收网络下发的输出公式和输出时间，克服了装置位置分布不同导致信号输出不同步的技术问题，减少了通信延时，保证了实时性；由CPU对FPGA进行配置，通过FPGA进行时间控制和输出信号计算，两者协同工作，减轻了CPU和FPGA的运行负荷，运行速率更高、信号同步输出的精准度更高；FPGA跟随外部标准B码时钟信号，克服了时区对时间控制的影响，时间控制更加准确。

附图说明

图1是本发明提供的多路信号同步输出实现装置的结构示意图；

图2是DA芯片的引脚图；

图3是FPGA补偿信号输出接口转换延时的原理图；

图4是将本发明提供的多路信号同步输出实现装置应用于稳控测试装置中实现稳控装置测试的电路原理图；

图中：1、PC机测试软件；2、交换机；3、采用本发明提供的多路信号同步输出实现装置的稳控测试装置；4、GPS；5、稳控装置。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

本发明提供的多路信号同步输出实现方法，包括多路信号输出接口，用于对输出信号分别进行数模转换，转换后的输出信号连接至信号接收装置。该方法包括如下步骤：

步骤一：上位机通过网络对分布于不同地理位置的CPU下发信号输出时刻和用于描述输出信号的输出公式；

上位机中的测试软件指定状态序列、每个状态序列输出的公式参数、每个状态序列输出的时间、实验开始的时间(信号输出开始时刻)，CPU获取测试软件传送的信息转送至FPGA。

本发明应用于继电保护测试领域时，约定输出公式为余弦函数，输出信号的幅值计算公式如下：

r＝Amp*Cos(2πf(T2-T1)+θ)

其中：f表示配置输出的余弦波的基波频率；Amp表示幅值；θ表示相角；T1表示状态输出时刻，单位为s；T2表示当前时刻，单位为s，T2＝T1+(N/Fs)；Fs表示信号输出接口的信号输出频率；N为正整数。

步骤二：CPU根据输出公式和信号输出时间对FPGA进行配置，包括配置所述信号输出接口的各路通道输出信号的公式参数、信号输出开始时刻；

步骤三：FPGA跟随外部标准B码时钟信号，控制信号输出开始时刻、结束时刻、以及信号触发时刻；针对信号输出接口的每个输出点，FPGA根据输出公式进行输出信号幅值计算，待到信号触发时刻，触发信号输出接口同步输出多路信号。

FPGA根据外部的B码时钟信号产生内部1PPS信号，秒以下的时间通过恒温晶振维护，FPGA依据次秒以下时间和触发频率确定信号触发时刻。

FPGA触发信号输出的频率为整数Fs，保证了1s以内数据的独立性，方便数据同步于1PPS。每个点的输出周期为1/Fs，也就是说，在1/Fs的周期内，需完成输出公式计算和信号输出接口的数据刷新。稳控功能的验证对时序的要求一般达到ms级，故将1/Fs定在us级就可满足功能要求。1/Fs确定后，公式进一步简化为r＝Amp*Cos(2πf(N/Fs)+θ)。

FPGA输出的信号包含整秒时刻的数据，每秒动态调整同步精度。如图3所示，FPGA每次触发信号输出接口输出时刻需超前理论时间一个信号输出接口的转换时间。每个1PPS信号到来之际，FPGA重新计时秒以下时间。

如图1所示，是本发明提供的多路信号同步输出实现装置，所述装置包括：CPU，用于接收网络下发的信号输出时刻和用于描述输出信号的输出公式；GPS北斗授时模块，用于提供标准B码时钟信号；FPGA，跟随外部标准B码时钟信号，用于控制信号输出开始时刻、信号结束时刻、信号触发时刻，以及计算输出信号幅值；多个信号输出接口，用于同步转换输出多路信号。以图2所示的DA芯片作为信号输出接口为例，FPGA通过SPI和IO管脚直连方式与DA芯片的片选引脚及片锁存引脚连接，直连方式能够减少通信延时，保证实时性。FPGA通过公用IO管脚依次将FPGA计算出的信号幅值锁存至DA芯片的寄存器内，通过片选引脚同时触发所有DA芯片开始输出信号。

CPU和FPGA采用高速并行总线连接，CPU和运行于PC机的测试软件进行网络通信，测试软件指定状态序列、每个状态序列输出的公式参数、每个状态序列输出的时间、实验开始的时间，CPU获取测试软件传送的信息转送至FPGA。

FPGA***扩展对时接口，接收光B码或电B码时钟信号，维护一个内部同步时间，用于控制多路信号输出开始时刻、结束时刻及信号触发时刻保持同步。

图4是将本发明提供的多路信号同步输出实现装置应用于稳控测试装置中实现稳控装置测试的电路原理图。信号输出接口选用DA芯片，输出的测试信号直接连接至稳控装置的AD芯片，作为稳控装置的输入。稳控测试装置必须连接B码信号。

工程现场若网络条件良好，一台笔记本电脑可同时访问不同地理位置的稳控测试装置(通过IP地址区分)。测试软件1分别对每台稳控测试装置3下发实验所需的状态序列、每个状态序列输出的公式参数、每个状态序列输出的时间、实验开始时间。当测试软件对稳控测试装置下发开始命令后，各稳控测试装置等待至实验开始时间时，各稳控测试装置同步输出测试信号。

工程现场若网络条件差，不同地理位置的稳控测试装置需配置工程人员。每个工程人员对自己负责的稳控测试装置3下发实验所需的状态序列、每个状态序列输出的公式参数、每个状态序列输出的时间。测试软件也需下发留有充分裕量的约定的实验开始时间。当测试软件对稳控测试装置下发开始命令后，各稳控测试装置等待至实验开始时间时，各稳控测试装置同步输出测试信号。

采用了本发明的稳控测试装置在接收测试软件的相关信息后，可在指定时间输出的小信号模拟量，作为稳控装置的输入使用。可实现工程现象不同地理位置的稳控装置的电气输入量的时序输入，为电网稳定控制***的工程现场测试提供了解决方案。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种多路信号同步输出实现方法，包括多路信号输出接口，其特征在于，该方法包括如下步骤：

通过CPU接收网络下发的信号输出时刻和用于描述输出信号的输出公式；

CPU根据输出公式和信号输出时间对FPGA进行配置，包括配置所述信号输出接口的各路通道输出信号的公式参数、信号输出开始时刻；

FPGA跟随外部标准B码时钟信号，控制信号输出开始时刻、结束时刻、以及信号触发时刻；

FPGA针对信号输出接口的每个输出点，根据输出公式进行输出信号幅值计算。

2.根据权利要求1所述的多路信号同步输出实现方法，其特征在于，FPGA通过SPI和IO管脚直连方式与信号输出接口的片选引脚及片锁存引脚连接；

FPGA通过公用IO管脚依次将FPGA计算出的信号幅值锁存至信号输出接口寄存器内，通过片选引脚同时触发所有信号输出接口开始输出信号。

3.根据权利要求1所述的多路信号同步输出实现方法，其特征在于，CPU和FPGA采用高速并行总线连接，CPU和运行于PC机的测试软件进行网络通信，测试软件指定状态序列、每个状态序列输出的公式参数、每个状态序列输出的时间、实验开始的时间，CPU获取测试软件传送的信息转送至FPGA。

4.根据权利要求1所述的多路信号同步输出实现方法，其特征在于，FPGA***扩展对时接口，接收光B码或电B码时钟信号，用于维护内部同步时间。

5.根据权利要求1所述的多路信号同步输出实现方法，其特征在于，FPGA根据外部的B码时钟信号产生内部1PPS信号，FPGA依据微秒时间和触发频率确定信号触发时刻。

6.根据权利要求1所述的多路信号同步输出实现方法，其特征在于，FPGA触发信号输出的频率为整数。

7.根据权利要求6所述的多路信号同步输出实现方法，其特征在于，FPGA输出的信号包含整秒时刻的数据，每秒动态调整同步精度。

8.根据权利要求7所述的多路信号同步输出实现方法，其特征在于，FPGA每次触发信号输出接口输出时刻需超前理论时间一个信号输出接口的转换时间。

9.根据权利要求1所述的多路信号同步输出实现方法，其特征在于，所述输出信号的幅值计算公式如下：

r＝Amp*Cos(2πf(T2-T1)+θ)

其中：f表示配置输出的余弦波的基波频率；Amp表示幅值；θ表示相角；T1表示状态输出时刻，单位为s；T2表示当前时刻，单位为s，T2＝T1+(N/Fs)；Fs表示信号输出接口的信号输出频率；N为正整数。

10.多路信号同步输出实现装置，其特征在于，所述装置包括：

CPU，用于接收网络下发的信号输出时刻和用于描述输出信号的输出公式；

GPS北斗授时模块，用于提供标准B码时钟信号；

FPGA，跟随外部标准B码时钟信号，用于控制信号输出开始时刻、信号结束时刻、信号触发时刻，以及计算输出信号幅值；

多个信号输出接口，用于同步输出多路信号；

所述CPU根据输出公式和信号输出时间对FPGA进行配置，包括配置所述信号输出接口的各路通道输出信号的公式参数、信号输出开始时刻。